数字频率合成器论文

数字频率合成器论文内容摘要：

制计数器和一个五进制计数器组合而成的，每个二－五－十进制分别有各自的清零端 CLR。 图 28 由两片 74390 计数器构成 4000 分频器电路，产生 1KHz 基准参考信号。 电路接线图如图 29 所示。 图中输入信号为 4MHz 方波信号，输出为 1KHz方波 信号。 12345671413121110982 CP 0GNDV CC2 Q 12 CP 12 Q 22 Q 31 Q 31 Q 074 LS 39015162 C LR2 Q 0（ a ）1 CP 01 C LR1 CP 11 Q 11 Q 21 C LR1 CP 0 1 Q 01 Q 11 Q 21 Q 31 CP 12 C LR2 CP 0 2 Q 02 Q 12 Q 22 Q 32 CP 1（ b ） 8 图 29 可变分频器和分频比控制器的工作原理 可逆计数器 CD4510 CD4510 是 4位加 /减法的十进制计数器，计数器的方向由控制输入端U/D 控制。 当 U/D 为高电平时，则为加法计数器，当 U/D 为低电平时，则为减法计数器。 如图 210. 如图 210 CD4510 各管脚功能见表 21。 12345671413121110CPV DDQ 2D 3D / UTCPLQ 4D 4D 1CEQ 1CD 45101516Q 3D 2（ a ）8 9 MRCD 4510（ b ）1PL5CEMR910D / UCP154D 112 D2D 313D 431114Q 2Q 3Q 16Q 42TC7GND 9 CD 45101PL5CEMR910D / UCP154D 112 D2D 313D 431114Q 2Q 3Q 16Q 42TC71 s 信号入amp。 1100CD 45101PL5CEMR910D / UCP154D 112 D2D 313D 431114Q 2Q 3Q 16Q 42TC7amp。 1100（ 十位 ）（ 个位 ）amp。 amp。 1 PL LD 置数控制端，高电平有效 5 CE 计数控制端， CE =1 不计数， CE =0 计数 10 D/U 加减法计数控制端， D/U= 1 时，为加法。 D/U= 0 时为减法 15 CP 时钟输入端 9 MR CR 异步清零端，高电平有效 7 TC 进位、借位输出端，当加计数到 9 ，输出一个进位负脉冲。 当减计数到 0 ，输出一个借位负脉冲。 表 21 用 CD4510 设计 99 分频器 ，图 211. 图 211 消抖动电路的工作原理 基本 RS 触发器虽然电路简单，但具有广泛的用途。 图 212 是在时序电路中广泛应用的消抖动开关电路的原理电路。 10 图 212 数码显示电路的工作原理 图 213 为 LC5011 的管脚图和逻辑符号。 427 为 CD4511 的管脚图和逻辑符号。 图 213 CD4511 的功能真值表如表 22所示。 表 22 图 4 2 4 消抖动开关电路 （ a ）原理电路图 （ b ）输入、输出波形 amp。 amp。 RSQ( a )V CC10 K10 KKRSQ( b )LT BL LE D C B A a b c d e f g 1 1 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 0 1 1 0       1 1 1 1 1 1 1 1 0      0 0 0 0 0 0 0 1 1 1     * 11 第三章 数字频率合成 器的设计与实现 频率合成器的框图设计 根据课题给定的设计指标要求，确定系统设计框图。 由于系统工作频率较低，因此可以选择直接式频率合成方案。 根据系统指标要求，选择数字频率合成器系统设计框图如图 31所示。 图 31 设计过程 根据系统框图，确定各个单元电路的结构，并进行元器件选择和参数计算。 （ 1）集成锁相环路 PLL及外接振荡元器件 根据设计指标要求，集成锁相环路 可选为 CD4046，它包含 PD和。