cmos运算放大器版图设计_毕业设计(编辑修改稿)

cmos运算放大器版图设计_毕业设计(编辑修改稿)内容摘要：

形成了第四层；在氧化层上增加多晶硅栅，这就形成了第五层；最后把接触孔打在 MOS 管各级上，通过金属，使 MOS 管能和其他电路器件相连接，这就形成了第六层。 而在 MOS 管的每一层的制作中又包含若干个步骤。 实际上，除了这里提到的这六层外，为了保证制作的可靠性还会适当加入其他物质层。 一个电 路的制作需要使用多项工艺，执行许多个步骤。 这里我们只要知道集成电路是分层制造，器件具有多层的结构。 由于集成电路是按层制作出来的，而版图是表示电路实际构造的，也就需要不同的层来表示器件、电路的结构以及连接。 这些层是和实际电路的物理层相对应。 表 21 列出了版图中常见层的名称以及它的含义。 不同的工艺使用的层数不同，但都会包含制作 NMOS 管和 PMOS 管需要的各层，以及连接用的金属层。 表 21 版图中层的定义 层名 含义 N Well N 阱， PMOS 管在 N 阱 中制造 Deep N Well 深 N 阱，做在 P 型衬底上，在深 N 阱内做 P 阱 P Well P 阱，做在深 N 阱内，和 P 型衬底隔离。 当 NMOS 管做在整个硅片的 P 型衬底上时，它的衬底一般接最低点位；如果做在 P 阱内，它的衬底可以接任意电位。 N Sub N型衬底偏置，掺杂浓度高于 N阱，用来连接金属导线，给 N阱偏置电位 P Sub P型衬底偏置，掺杂浓度高于 P阱，用来连接金属导线，给 P阱偏置电位 N Active NMOS 管有源区，做在 P 型衬底或 P 阱中 P Active PMOS 管有源区，做在 N 阱中 N Implant N Active 的外延，用来保证 N Active 的精度 P Implant P Active 的外延，用来保证 P Active 的精度 Poly 多晶硅层，可用做 MOS管栅极，多晶硅电阻、 PIP电容的下级板 R dummy 标明多晶硅电阻范围的冗余层 C poly PIP 电容的上级板 C metal MIM 电容的上级板 Contact 连接第一层金属和下面各层的接触孔 Metal 1 第一层金属 Via 1 连接第 1 层、第 2 层金属的过孔 Metal 2 第 2 层金属 Via 2 连接第 2 层、第 3 层金属的过孔 Metal 3 第 3 层金属 Via 3 连接第 3 层、第 4 层金属的过孔 Metal 4 第 4 层金属 Via 4 连接第 4 层、第 5 层金属的过孔 PAD 标明 PAD 范围的冗余层 ESD 标明 ESD 电路范围的冗余层 CMOS 工艺技术 因为对电路性能的许多限制均与制造问题有关，所以在 IC 电路和版图的设计中，对器件工艺的整体了解证明是必要的。 而且，今天的半导体技术要求工艺工程师和电路设计之间经常地交流以熟悉相互的需要，因而必须对工艺的每一个规则有充 分的了解。 设计集成电路最常采用的两种工艺是双极工艺和 MOS 工艺。 这两大“家族”又分别形成各种各样的小家族，图 列出了一些广泛采用的硅集成电路工艺，以前，大多数数字电路和模拟电路的设计都采用双极工艺，但近年来， MOS 工艺的应用有了很大的发展。 用户对高密度数字电路（如存储器和微处理器）的需求是 MOS 工艺在数字电路中的应用户不断发展的巨大推动力。 模拟电路设计师们认识到 MOS 电路的这一特点后，开始将模拟电路和数字电路设计在同意块集成电路上，这方面已经取得了巨大的成功。 图 硅工艺分类 CMOS 工艺的一些主要步骤 CMOS 工艺在一开始所用到的晶片都必须是具有高质量的。 换句话说说，晶片必须生长成为只包含非常少的“缺陷”的单晶硅体。 另外此外，晶片需要包含合适的杂质类型以及掺杂的浓度从而满足对电阻率的要求。 这类单晶硅生长可以使用“切克劳斯基法”（ Czochralski method）来实现：在熔融硅中侵入一块单晶硅的籽晶，接着一边旋转籽晶一边从熔融硅中逐渐地将籽晶拉出来。 由此，一个能够切成薄晶片的大单晶“棒”就完成了。 随着新一代工艺的诞生，晶片 的直径在随之增大，现今已超过了 20cm。 注意要在熔融硅中掺入杂志来获得所需要的电阻率。 然后，晶片被抛光和化学腐蚀，以去除在切片过程中造成的表面损伤。 在大多数 CMOS 工艺中，晶片的电阻率为 到 .cm，厚度约为 500 到 1000um。 光刻是把电路版图信息转移到晶片上的第一步。 是把某一层从版图上转移到硅片上。 通过被精确控制的电子束将该图形“写”在透明玻璃“掩膜版”上。 此外，在晶片上涂一层薄层光照后刻蚀特性会发生变化的“光刻胶”。 接下来，将掩膜版置于晶片上方，利用紫外线将图形投影 到晶片上。 曝光区域的光刻胶“变硬”，不透明区域的光刻胶保持“松软”。 然后，将晶片放到腐蚀剂中去除“松软”的光刻胶，从而暴露出其下方的硅表面。 这一系列操作的过程就称为完成了一次光刻的流程。 氧化 硅的一个独有的特性是，可以在其表面生成非常均匀的氧化层面几乎不在晶格中产生应力，从而允许栅氧化层的制造薄到几十埃。 除了作为栅的绝缘材外，二氧化硅在很多制造工序中可以作为保护层。 在器件之间的区域，也可以生成一层称为“场氧”的厚 SiO2 层，使后面的工序可以在其上制作互联线。 离子注入 在制造 过程的许多工序中，都必须对晶片进行选择性掺杂。 最常用的掺杂方法是“离子注入法”。 它是通过将杂质原子加速变为高能离子束，再用其轰击晶片表面而使杂质注入无掩膜区域而实现的。 沉积与刻蚀 器件的制造需要各种材料的沉积。 这些材料包括多晶硅、隔离互连层的绝缘材料以及作为互连的金属层。 在厚绝缘层上生长多晶硅的一个常用方法是“化学气相沉积”（ CVD）。 这种方法是将晶片放到一个充满某种气体的扩散炉中，通过气体的化学反应生成所需的材料。 CMOS 制造工艺的基本流程 以 P 阱硅栅 CMOS 制造工艺的基 本流程为例 如图 图 P阱硅栅 CMOS制造工艺的基本流程 （ 1）定义 P 阱 a. 在 N 型硅衬底表面生长 SiO2 层； b. 1 掩膜版：确定 P 阱区； c. P 阱：硼离子注入； d. 阱区推进约 4~6um 阱深。 （ 2）确定有源区 a. 2 掩膜版，确定有源工作区； b. 有源区表面热生长薄氧化层约 500 （ 3）确定多晶硅栅 a. 3 掩膜版，确定多晶硅区； b. 淀积多晶硅。 （ 4） PMOS 管源漏区形 成 4 掩膜版（正版），确定 PMOS FET 的源漏区； b. 硼离子注入或硼杂质扩散形成 PMOS 管的源区和漏区。 （ 5） NMOS 管源漏区形成 5 掩膜版，即 4 掩膜版（负版）确定 NMOS 管的源漏区； b. 砷或磷离子注入或杂志扩散，形成 NMOS 管的源区和漏区。 （ 6）引线孔 a. 淀积场 SiO2 层； b. 6 掩膜版确定引线孔区。 c. 蒸发铝金属层。 （ 7）铝引线形成 7 掩膜版确定铝引线图形。 设计规则 画版图就是根据电路原理图，将版图中的各层的几何图形组成对应器件，并按照一定的关系将它们连接起来。 如图 （ a）所示，这是一个 PMOS 管版图，它包含 N 阱、栅、 P+有源区、 P+衬底偏置和接触孔 5 层，由大小不等的长方形和正方形组合而成。 各层图形之间满足一定的尺寸和相对位置的约束。 图 PMOS管的版图 为了确保制造出芯片的合格就是这些约束的目的。 在集成电路制作过程中，需要准确定位每一层的位置 、形状，然后通过各种工艺将这一层产生出来。 而生产过程中的物理化学反应和机器的精度限制了器件中各层的最小尺寸，以及层与层之间的位置关系。 所有的这些约束条件合在一起就是画版图时需要遵守的设计规则。 如图 （ b）所示的其他几个图给出了错误的 PMOS 管版图。 图 （ b）的 P Active 画出了 N 阱，图 （ c）的 N Sub 和 P Active 距离太近，图 （ d）的 P Active和 Poly 太近，图 （ e）的 Poly 和接触孔太近，图 （ f）的 P Active 太窄， P Active和接触孔的距离太近。 这些都违反了设计规则，在电路制作中将产生问题。 下面给出了和 MOS 管相关的 Active 层、 Poly 层、 Sub 层和 Contact 层主要的设计规则。 表 22 是 Active（有源区）和 Sub（衬底偏置）的设计规则，对应图。 表 23 是 Poly 的设计规则，对应图 表 22 Active 层和 Sub层版图规则 规则标号 规则描述 单位 R1 Active 区最小宽度 um R2 Sub 区最小宽度 um R3 同类型（ N 型或 P 型） Active 区 /Sub 之间的最小间距 um R4 不同类型（ N 型货 P 型） Active 区 /Sub 之间的最小间距 um 图 Active 层和 Sub层的设计规则 表 23 Poly版图规则 规则标号 规则描述 单位 G1 栅极多晶硅（ Gate Poly）最小宽度 um G2 非栅极多晶硅（ NonGate Poly）最小宽度 um G3 Gate Poly 之间的最小间距 um G4 NonGate Poly 之间的最小间距 um G5 Gate Poly 伸出 Active 区的最小延伸长度 um G6 Active 伸出 Gate Poly 区的最小延伸长度 um G7 NonGate Poly 和 Active 之间的最小间隔 um 图 Poly层的设计规则 表 24Contact版图设计 规则标号 规则描述 单位 C1 Contact 的尺寸 um C2 Contact 间的最小间隔 um C3 Active 区 /Sub 区包含 Contact 的最小长度 um C4 Poly 包含 Contact 的最小长度 um C5 Active 区 /Sub 区上的 Contact 和 Gate Poly 之间的最小间隔 um C6 Active 区 /Sub 区上的 Contact 和 NonGate Poly 之间的最小间隔 um C7 Active 区 /Sub 区上的 Contact 和带有 Contact 的 Poly之间的最小间隔 um C8 Poly 上的 Contact 和 Active/Sub 区的最小间隔 um 图 Contact 层的设计规则 MOS 集成运放的版图设计 MOS 运放的版图设计过程；先进行电路分析，计算出各端点的电压及各管的电流，从而求出各管的 W/L，进而设计各管图形，进行布局、布线，完成版图设计。 版图设计的一般要求如下： 布局要合理。 布局是否合理将对许多指标产生重要影响，考虑布局合理性的标准是：各引出端的分布是否与有关电路兼容（既要通用）；有特要求的单元（如输入对管等）是否作了合理的 安排；布局是否紧凑；温度分布是否合适。 单元配。