抢答器毕业设计论文(编辑修改稿)

抢答器毕业设计论文(编辑修改稿)内容摘要：

1 0 1 1 0 1 120 0 1 11 0 0 1 1 1 13 0 1 0 01 1 0 0 1 1 04 0 1 0 11 1 0 1 1 0 150 1 1 0 1 1 1 1 1 0 16 0 1 1 10 0 0 0 1 1 17 1 0 0 01 1 1 1 1 1 18 1 0 0 11 1 0 1 1 1 19 分频模块由于倒计时模块需要1Hz的时钟信号，而FPGA的时钟信号为50MHz，所以需要分频来得到1Hz的时钟信号。 分频模块的符号4 抢答器的程序设计与实现 组别判断模块程序设计与仿真组别判断模块程序如下：LIBRARY IEEE。 USE。 ENTITY ZBPD IS PORT(CLK:IN STD_LOGIC。 A,B,C,D:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 S0,S1,S2,S3:OUT STD_LOGIC )。 END ZBPD。 ARCHITECTURE ABV OF ZBPD IS BEGIN PROCESS(CLK) BEGIN IF(CLK39。 EVENT AND CLK=39。 139。 ) THEN S0=A(0) AND A(1)。 S1=B(0) AND B(1)。 S2=C(0) AND C(1)。 S3=D(0) AND D(1)。 END IF。 END PROCESS。 END ABV。 组别判断模块的仿真波形图抢答信号为低电平有效。 图中只有当同组的两个参赛者都输出高电平时，该组的输出信号才为高电平。 抢答判别模块程序设计与仿真。 开始Y清零信号是否有效。 系统复位N是否允许抢答。 NY抢答无效若有小组抢答，显示最先抢答者组号锁存抢答状态，其它组抢答无效 抢答判别模块的程序流程图抢答判别模块的程序如下所示。 LIBRARY IEEE。 USE。 USE。 USE。 ENTITY QDPB IS PORT ( CLR : IN STD_LOGIC。 EN : IN STD_LOGIC。 A,B,C,D : IN STD_LOGIC。 LEDA : OUT STD_LOGIC。 LEDB : OUT STD_LOGIC。 LEDC : OUT STD_LOGIC。 LEDD : OUT STD_LOGIC。 Q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 END QDPB。 ARCHITECTURE RTL OF QDPB IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL TAG:STD_LOGIC。 BEGIN TMP=Aamp。 Bamp。 Camp。 D。 PROCESS(CLR,EN,A,B,C,D,TMP) BEGIN IF CLR=39。 039。 THEN Q=0000。 LEDA=39。 039。 LEDB=39。 039。 LEDC=39。 039。 LEDD=39。 039。 TAG=39。 039。 ELSIF EN=39。 139。 THEN IF TAG=39。 039。 THEN IF TMP=0111THEN LEDA=39。 139。 LEDB=39。 039。 LEDC=39。 039。 LEDD=39。 039。 Q=0001。 TAG=39。 139。 ELSIF TMP=1011THEN LEDA=39。 039。 LEDB=39。 139。 LEDC=39。 039。 LEDD=39。 039。 Q=0010。 TAG=39。 139。 ELSIF TMP=1101THEN LEDA=39。 039。 LEDB=39。 039。 LEDC=39。 139。 LEDD=39。 039。 Q=0011。 TAG=39。 139。 ELSIF TMP=1110THEN LEDA=39。 039。 LEDB=39。 039。 LEDC=39。 039。 LEDD=39。 139。 Q=0100。 TAG=39。 139。 END IF。 END IF。 END IF。 END PROCESS。 END RTL。 抢答判别模块的仿真波形图从图中可看出，A组最先抢答，LEDA输出高电平，同时输出信号为“001”。 这说明该模块能对第一抢答信号进行鉴别并锁存该信号，同时与抢答成功者组号相对应的LED灯会被点亮以发出提示。 倒计时模块程序设计与仿真。 开始Y清零信号是否有效。 各信号复位N开关信号是否有效。 YN开始倒计时停止倒计时 倒计时模块的程序流程图倒计时模块程序如下：LIBRARY IEEE。 USE。 USE。 USE。 ENTITY JS IS PORT ( CLK,CLR,RST : IN STD_LOGIC。 TH,TL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 M : OUT STD_LOGIC)。 END JS。 ARCHITECTURE RTL OF JS IS SIGNAL HH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL LL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,RST,HH,LL) BEGIN IF CLR=39。 039。 THEN LL=1001。 HH=0001。 M=39。 039。 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN IF RST=39。 139。 THEN LL=LL1。 IF LL=0000 THEN LL=1001。 HH=HH1。 IF HH=0000 AND LL=0000 THEN M=39。 139。 HH=0000。 LL=0000。 END IF。 END IF。 END IF。 END IF。 TH=HH。 TL=LL。 END PROCESS。 END RTL。 倒计时模块的仿真波形图由图中可看出，当CLR信号无效和RST为高电平时，倒计时模块从19开始进行倒计时，倒计时为0时，发出一个高电平信号报警。 扫描信号产生模块程序设计与仿真扫描信号产生模块程序如下：LIBRARY IEEE。 USE。 ENTITY XHCS IS PORT (CLK:IN STD_LOGIC。 Q:OUT INTEGER RANGE 0 TO 7)。 END XHCS。 ARCHITECTURE XHCS_BEHAVE OF XHCS IS BEGIN PROCESS (CLK) VARIABLE TMP:INTEGER RANGE 0 TO 7。 BEGIN IF CLK39。 EVENT AND CLK=39。 139。 THEN TMP:=。