毕业设计——简易频率特性测试仪

毕业设计——简易频率特性测试仪内容摘要：

603； AD603 是美国 AD 公司继 AD600 后推出的宽频带、低噪声、低畸变、高增益精度的压控 VGA 芯片。 可用于 RF/IF 系统中的 AGC 电路 、视频增益控制、 A/D 范围扩展和信号测量等系统中。 AD603，是一个低噪、90MHz 带宽增益可调的集成运放，如增益用分贝表示，则增益与控制电压成线性关系，压摆率为 275V/μ s。 增益在 11～ +30dB 时的带宽为 90MHz，增益在 +9～+41dB 时具有 9MHz 带宽，改变管脚间的连接电阻，可使增益处在上述范围内。 AD603 的管脚功能： 第 1 脚： GPOS 增益控制输入‘高’电压端。 第 2 脚： GNEG 增益控制输入‘低’电压端。 第 3 脚： VINP 运放输入。 第 4 脚： COMM 运放公共 端。 第 5 脚： FDBK 反馈端。 第 6 脚： VNEG 负电源输入。 第 7 脚： VOUT 运放输出端。 第 8 脚： VPOS 正电源输入。 方案二： 运放 AD8009； AD8009 压摆率达到惊人的 5,500 V/181。 s，上升时间仅为 545 ps，失真很小，能够提供 175 mA 以上的负载电流，驱动四个后部端等。 AD8009 的管脚功能： 第 1 脚： NC 空脚。 第 2 脚： IN 运放负端输入。 第 3 脚： +IN 运放正端输入。 第 4 脚： VS 负电源输入。 第 5 脚： NC 空脚。 第 6 脚： OUT 运放输出端。 第 7 脚： +VS 正电源输入。 第 8 脚： NC 空脚。 综上所述：选择 AD8009。 波形解调方案 方案一： AD834 是目前最快的四象限乘法器，可用带宽为 800MHz。 AD834 管脚功能： 引脚 2 为信号 Y 的差分输入脚，满幅度输入为177。 1V； 引脚 6 为电源供电引脚，输入电压为177。 4～177。 9V，典型值为177。 5V； 引脚 5 为信号 W 的差分输出脚，满幅度输出为177。 4mA； 引脚 8 为信号 X 的差分输入脚，满幅度输入为177。 1V。 AD834 是宽频、四象限的模拟乘法器，工作稳定计算误差小，但是考虑到价格偏高，而且器件采购问题我们最终选择放弃这个方案。 方案二： MC1496 含有高精度四象限乘法单元，温漂小于 %/℃，噪声电压失真度小，功耗低，性价比高，但是后面硬件调试难度极高。 方案三：用高频检波二极管配合 AD8009 以及 CD4066 组成，外围电路简单、成本低、调试电路简单。 综上所述：选择方案三 第 2 章 理论分析与设计 系统原理图 频率测试仪的系统框图见图。 首先由 61 单片机写控制字使得 AD9854 产生相应正交扫频信号源（峰峰值稳定在 ，最小值 0V），在通过放大器、检波器将交流信号转换为直流信号，为了减小后级整形及有效值检测的稳定性，用减法器将此信号的平均值降到 0V，再通过用低通滤波器滤去杂波。 由于双 T 网络在中心频率左右幅度衰减很大，而此小信号进入 AD8009 进行有效值检测会有较大的误差，因而加一级低倍数的放大电路（ 1— 2倍）。 最后信号直接进入 SPCE061A 的内部高速 A/D 转换输出送给 12864 显示。 图 系统原理图 滤波器设计 椭圆低通滤波器电路如图。 截止频率为 120MHz。 滤除 DA 转换器带来的噪声，减少输出波形杂波分量。 图 滤波电路图 根据 120M 的截止频率与基准滤波器截止频率的 比值 M。 M=待设计滤波器的截止频率 /基准滤波器的截止频率 =120M/（ 1/2π） =*107 然后通过 M值来计算出其他的电容，电感的值。 被测网络设计 设计一个 RLC 串联谐振电路作为被测网络，其中 Ri 和 Ro 分别为频率特性测试仪的输入阻抗和输出阻抗；制作的频率特性测试仪可对其进行线性扫频测量。 图 23 RC网络图 跟据题目要求有载品质因数 Q 为 4 和公式 f=1/（ 2πLC）， Q=ω L/R 来计算电阻，电感，电容的值。 第 3 章 电路设计 SPCE061 单片机 SPCE061A 内部资源丰富，为 16 位单片机。 A/D、 D/A 转换接口可以方便用于各种数据的采集、处理和控制输出，并为与用户系统友好地交互打下基础。 A/D、D/A 转换接口与 181。 ’ nSP™的 DSP 运算功能结合在一起，可实现语音识别功能，使其方便地运用于语音识别应用领域。 SPCE061A 为 84 个引脚， PLCC84 封装形式；它的排列如图 ： 图 SPCE061A引脚图 管脚功能表 SPCE061A 功能引脚见表 表 SPCE061A 功能引脚 管脚名称 管脚编号 类型 描述 IOA[15:8] 46~39 输入输出 IOA[15:8]：双向 IO 端口 IOA[7:0] 34~27 输入输出 IOA[7:0]：通过编程，可设置成唤醒管脚 IOA[6:0]：与 ADC Line_In 输入共用 IOB[15:11] IOB10 IOB9 IOB8 IOB7 IOB6 IOB5 IOB4 IOB3 IOB2 IOB1 IOB0 50~54 57 58 59 60 61 62 63 64 65 66 67 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 OB[15:11] ：双向 IO 端口。 IOB10~0 除用作普通的 IO 端口，还可作为： IOB10：通用异步串行数据发送管脚 Tx IOB9： TimerB 脉宽调制输出管脚 BPWMO IOB8： TimerA 脉宽调制输出管脚 APWMO IOB7：通用异步串行数据接收管脚 Rx IOB6：双向 IO 端口 IOB5：外部中断源 EXT2 的反馈管脚 IOB4：外部中 断源 EXT1 的反馈管脚 IOB3：外部中断源 EXT2 IOB2：外部中断源 EXT1 IOB1：串行接口的数据传送管脚 IOB0：串行接口的时钟信号 DAC1 12 输出 DAC1 数据输出管脚 DAC2 13 输出 DAC2 数据输出管脚 X32I 2 输入 32768Hz 晶振输入管脚 X32O 1 输出 32768Hz 晶振输出管脚 VCOIN 70 输入 PLL 的 RC 滤波器连接管脚 AGC 16 输入 AGC 的控制管脚 MICN 19 输入 麦克风负向输入管脚 MICP 21 输入 麦克风正向输入管脚 V2VREF 14 输出 电压源 产生 5mA 的驱动电流，可用作外部 ADCLine_In 通道的最高参考输入电压，不可作为电压源使用 MICOUT 18 输出 麦克风 1 阶放大器输出管脚，管脚外接电阻决定 AGC 增益倍数 OPI 17 输入 麦克风 2 阶放大器输入管脚 VEXTREF 23 输入 ADC Line_In 通道的最高参考输入电压管脚 VMIC 25 输出 麦克风电源 VADREF 22 输出 AD 参考电压 (由内部 ADC 产生 ) VDD 5,69 输入 逻辑电源的正向电压 VSS 10,26,71 输入 逻辑电源和 IO 口的参考地 VDDIO 37,38,56 输入 IO 端口的正向电压管脚 VSSIO 35,36,48 输入 IO 端口的参考地 AVDD 24 输入 模拟电路（ A/D、 D/A 和 2V 稳压源）正向电压 AVSS 15 输入 模拟电路（ A/D、 D/A 和 2V 稳压源）参考地 RESET 68 输入 低电平有效的复位管脚 SLEEP 49 输出 睡眠模式 (高电平激活 ) ICE 7 输入 激活 ICE(高电平激活 ) ICECLK 8 输入 ICE 串行接口时钟管脚 ICESDA 9 输入输出 ICE 串行接口数据管脚 TEST 3 输入 测试模式时接高电平，正常模式时接地 GND 或悬浮 ROMT 47 输入 测试闪烁存储器，正常模式时悬浮 N/C 55 输入 正常使用时接地 N/C 4 输入 正常使用时接地 N/C 6 输入 正常使用时接地 PFUSE ，PVIN 20,11 输入 程序保密设定脚。 用户慎重使用 SPCE061A 最小系统 最小系统接线如图 所示，在 OSC0、 OSC1 端接上晶振及谐振电容，在锁相环压控振荡器的阻容输入 VCP 端接上相应的电容电阻后即可工作。 其它不用的电源端和地端接上 的去藕电容提高抗干扰能力。 图 32 SPCE061A 最小系统 时钟发生器 SPCE061A 时钟电路的接线图如图 3..3。 外接晶振采用 32768Hz。 推荐使用外接 32768Hz 晶振，因阻容振荡的电路时钟不如外接晶振准确。 图 时钟电路 AD9854 电路图 内部和外部更新时钟 这种更新时钟功能占用一个 I/O引脚（ 20 脚）和一个 32 位可编程减计数器。 为使 I/O 寄存器的编程对 DDS 操作有效必须在 20 脚送外部时钟信号（由低电平到高电平变化 ）或使能内部的 32位更新时钟。 对更新时钟寄存器的值设置为小于 5 个时钟周期会让 IO 更新脚持续输出高电平，时钟更新功能仍然有效，但是用户不能利用该信号来指示数据的传输。 这是 IO 更新时钟输出时的最低高电平持续时间。 通断整形键控 这一特征允许用户对 I和 Q通道输出的信号进行时间 —— 幅 度设置。 这一功能在数据的突变传输中用来减小对频谱的限制，改善数据的传输。 用户必须在控制寄存器中将 OSKEN 位置逻辑高电平来使能数字乘法器。 除了设置OSK EN 位以外，第二功能位， OSK INT 必须设置为高电平。 最后，当 OSK INT位设置为高电平时，改变 30 脚的逻辑电平，实现整形键控，通过变成可自动完成线性功能。 30 脚的逻辑高电平会有一个到满幅的线性输出并且一直保持直到逻辑电平变为低，输出会斜降至零幅。 D71D62D53D44D35D26D17D08D V D D9D V D D10D G N D11D G N D12NC13A514A415A316A217A 1 / S D O18A 0 / S D I O19U D C L K20WR/SCLK21RD/CSB22DVDD23DVDD24DVDD25DGND26DGND27DGND28FSK/BPSK/HOLD29SHAPED KEYING30AVDD31AVDD32AGND33AGND34NC35VOUT36AVDD37AVDD38AGND39AGND40A G N D41V I N P42V I N N43A V D D44A G N D45A G N D46A G N D47I O U T 148I O U T B49A V D D50I O U T B51I O U T 152A G N D53A V D D54D A C B P55D A C R s e t56NC57NC58A G N D59A V D D60PLL FILLTER61AGND62NC63DIFF CLK ENA64AVDD65AGND66AGND67REFCLKB68REFCLK 69S/P SELECT70。