基于fpga的dds信号源毕业设计(论文)开题报告

基于fpga的dds信号源毕业设计(论文)开题报告内容摘要：

，即现场可编程门阵列，它是在 PAL、 GAL、 CPLD 等可编程器件的基础上进一步发展的产物。 它是作为 专用集成电路 （ ASIC） 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 目前以硬件描述语言（ VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧写至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。 这些可编程逻辑器件可以被用来实现一些基本的逻辑门（比如 AND、 OR、 XOR、 NOT）或更复杂的一些组合功能，比如解码器或数学方程式。 在大多数的 FPGA 里面，这些可编程逻辑原件里也包含记忆原件，例如触发器或者更加完整的记忆块。 系统设计师 可以根据需要通过可编辑的连接把 FPGA 内部的逻辑块连接起来，就好像一个电路试验板被放在了一个 芯片 里。 一个出厂后的成品 FPGA 的逻辑块和连接可以按照设计者而改变，所以 FPGA 可以完成所需要的逻辑功能。 FPGA 的主要特点有： (1)规模越来越大； (2)芯片功耗低； (3)布线灵活； (4)芯片逻辑利用率高； (5)可以反复的编程、擦除、使用。 目前主流的 FPGA 仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如 RAM、时钟管理和 DSP）的硬核（ ASIC 型 ）模块。 FPGA 芯片主 要由 7 部分完成，分别为：可编程输入输出单元 （ IOB） 、 可配置逻辑块（ CLB） 、完整的时钟管理 模块（ DCM） 、嵌入块式 RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。 VHDL 硬件描述语言简介 硬件描述语言 HDL是 EDA技术的重要组成部分，常见的 HDL语言有 VHDL、 Verilog HDL、 ABEL、 AHDL、 SystemVerilog 和 SystemC。 其中 VHDL、 Verilog 在现在的 EDA 设计中使用最多，也拥有几乎所有主流 EDA 工具支持。 而 SystemVerilog 和 SystemC 这两种HDL 语言还处于完善过程中。 VHDL 是作为电子设计主流硬件的描述语言之一，这里我们将重点介绍它。 VHDL 全名 VeryHighSpeed Integrated Circuit HardwareDescription Language,诞 生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美国国防部 确认为标准硬件描述语言。 自 EE IEEE1076（简称 87 版 )之 后，各 EDA 公司相继推出自己的 VHDL 设计环境，或宣布自 自 己的设计工具可以和 VHDL 接口。 1993 年 IEEE 对 VHDL 进行了修订，从更高的抽象层次和 和系统 描述能力上扩展 VHDL的内容，公布了新版本的 VHDL，即 IEEE标准的 10761993 版 版 本，简称 93 版。 VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，得到众多 EDA公 公 司支持，在电子工程领域，已成为事实上的 通用 硬件描述语言。 VHDL 具有功能强大的语言结构，可以用简洁明确的 源代 码 来描述复杂的 逻辑 控。