多功能电子钟设计论文

多功能电子钟设计论文内容摘要：

a4=0。 end end endmodule 仿真波形图如下： 由于 48MHz分为 1KHz现象不明显，故此处改成将 48000分频改为 5分频，现象为： 将 500Hz改为 2Hz和 1Hz，此处 250分频改为 3分频， 现象为： 分频电路封装图如下： 7 计数器设计 为了形成时钟，需要由上一级进位信号驱动下一级电路开始工作。 秒和分均为 60 进制，时为 24 进制，所以需要设计模 60、模 24 计数器。 本次设计的计数器包含了保持、清零、校分、校时、整点报时、 12/24 小时切换功能。 计时电路 verilog 语言如下： module baoshi ( hold,reshou,resmin,hou_final,min_final,sec_final,restart,clk,change,div_500Hz,div_1KHz,ring)。 input reshou,resmin,restart,clk,change,hold,div_500Hz,div_1KHz。 output[6:0] hou_final。 output[6:0] min_final。 output[6:0] sec_final。 output ring。 reg[6:0] hou。 reg[6:0] min。 reg[6:0] sec。 reg[6:0] hou_final。 reg[6:0] min_final。 reg[6:0] sec_final。 reg a,b,restart1。 reg ring。 initial begin hou=0。 min=0。 sec=0。 end always @(posedge clk) begin if(restart==0) begin restart1=1。 end if(reshou==0) begin if(hou==639。 d59) begin hou=39。 d0。 end else begin hou=hou+1。 end end 8 if(resmin==0) begin if(min639。 b111_100) begin min=min+639。 b1。 end if(min==639。 b111_100) begin min=639。 b0。 end end if((sec639。 b111_100)amp。 amp。 (hold==1)) begin sec=sec+1。 end if((restart1==1)amp。 amp。 (clk)) begin hou=0。 min=0。 sec=0。 restart1=0。 end if((hou==639。 b101_11)amp。 amp。 (min==639。 b1110_11)amp。 amp。 (sec==639。 b1110_11)) begin hou=639。 b0。 min=639。 b0。 sec=639。 b0。 end if((hou639。 b101_11)amp。 amp。 (min==639。 b1110_11)amp。 amp。 (sec==639。 b1110_11)) begin hou=hou+639。 b1。 min=639。 b0。 sec=639。 b0。 end if((min639。 b1110_11)amp。 amp。 (sec==639。 b1111_00)) begin min=min+639。 b1。 sec=639。 b0。 end min_final=min。 sec_final=sec。 end always @(hou) begin if (change==1) if(hou639。 b1101) begin hou_final=hou。 end else begin hou_final=hou639。 b1100。 end else 9 begin hou_final=hou。 end end always@(min_final,sec_final) if(min_final==639。 b111_011) case(sec_final) 639。 b110_110, 639。 b111_000, 639。 b111_010:ring=div_500Hz。 639。 b111_100:ring=div_1KHz。 default:ring=139。 b0。 endcase else ring=139。 b0。 endmodule 仿真波形图如下： 秒的显示： 时、分的显示：。