基于

基于 FPGA的电子钟的设计 第 14 页 共 56 页 图 38 时间计数模块电路图 该模块逻辑框图如图 39 所示。 仿真波形图如图 310 所示。 图 39 时间计数模块逻辑框图 图 310 时间计数模块仿真波形图  秒计数 子 模块逻辑框图如图 311所示。 图 311 秒计数子模块框图 EN 是时间显示信号，当 Timepiece_En=1 时有效； clk 是秒脉冲输入端口

这里只需了解系统的轮廓即可，后面会详细介绍各模块的设计与实现。 河南理工大学毕业设计（论文）说明书 15 3 模块设计与实现 如前面所述，顶层实体由 3个模块构成： 微控制器接口模块、相位累加器模块及双端口 RAM 模块。 由 8 个比例乘法器级联组成的分频器模块以端口定义的形式例化在微控制器模块中，属于后者的子模块，但是由于比例乘法器的本设计中所发挥的作用很大，加之相关资料少之又少

入式开发软件、可编程逻辑设计于一体，是一种综合性的开发平台。 使用 Quartus II 的设计过程包括以下几步，若任一步出错或未达到设计要求则应修改设计，然后重复以后各步， Quartus II 的设计流程如图 11 所示。 图 11 Quartus II 的设计流程。 逻辑设计的输入方法有原理图形输入、文本输入、波形输入及第三方 EDA 工具生成的设计网表文件输入等。 输入方法不同

0 进行温度采集，将采集到的温度数字直接以数字信号传输给 FPGA 控制器，控制器通过比较采集的温度和用户设置的温度来做出发送降温还是加热的控制信号给空调机。 同时通过 FPGA 芯片还可以实现定时和控制显示，使用 6 个数码管将传感器测量到的温度，设置的温度、定时时长都显示出来。 其方框图 32如下： 图 32 基于 FPGA 的空调控制系统框图 方案论证与确定 通过比较两个方案，方案 1

（ 6） 灵活高效的全局时钟网络，提高设计性能 ，开发板上提供48MHz 的晶振频率 ； （ 7） 在封装上， A3P030 有 132QFN 和 100VQFP 两种 ，此工程用的是开发板是 100VQFP 封装型号 ； LiberoIDE 是 Actel FPGA 的集成开发环境 ，提供完整的 FPGA 设计工具，支持原理图， HDL 输入，并以用户 GUI 的方式显示 FPGA 的设计过程

4）用 C 语言完成了系统中单片机控制的的软件设计。 （ 5）对频率计的系统性能进行分析，通过分析得出，本设计的测频范围是~50MHz，测量精度为百万分之一，被测信号的幅度为。 本文分 5 章介绍了基于 FPGA 的等精度数字频率计的设计原理、设计步骤，性能分析等。 兰州交通大学毕业设计（论文） 3 2 系统设计的相关理论 频率测量方法的研究 常用测频方案 在电子技术中，频率是最基本的参数之一

来时，对输入的逻辑信号进行一次移位并输出。 使用 VHDL 语言编程并在 Quartus II 中生成的该模块符号图如图 所示。 CLKLOADD[7..0]Q[7..0]SHIFTXinst 循环移位寄存器的仿真结果如图 所示。 图 中 CLK 为时钟信号， LOAD 为工作信号 ， D 为预置信号， Q 为输出观察信号。 从图中可以看出，当时钟信号上升沿到来且 LOAD 信号处于低电平时 ，

INT82DEV_OE83IN484GCLCK11IN12DEV_OE3VCCINT4I/O0/DATA75I/O1/DATA66I/O2/DATA57I/O3/DATA48I/O4/DATA39I/O5/DATA210I/O6/DATA111D A T A 012D C L K13n C E14T D I15I / O 716I / O 817I / O 918I / O 1019V C C

reg[6:0] count2。 reg[7:0] count3。 reg[5:0] count4。 reg cin1,cin2。 always @(posedge clk66MHz) if(count1[9:0]==1039。 d999) begin count1[9:0]=1039。 d0。 cin1=139。 d1。 //产生进位信号 1 end else begin count1[9

y,clk66MHz)。 input clk66MHz。 output clk,clkss,clksy。 reg clk,clkss,clksy。 reg[9:0] count1。 reg[6:0] count2。 reg[7:0] count3。 reg[5:0] count4。 reg cin1,cin2。 always @(posedge clk66MHz) if(count1[9