基于avr单片机的快速付立叶变换系统设计

基于avr单片机的快速付立叶变换系统设计内容摘要：

（ 5）编程思想及程序框图 先从输入端（第 1级）开始，逐级进行，共进行 M 级运算。 在进行第 L级运算时，依次求出 B=2 1L 个不同的旋转因子，每求出一个旋转因子，就计算完它对应的所有 2 LM个蝶形。 这样，我们可用三重循环程序实现 DITFFT 运算，程序框图如上图 所示， 顺 序 倒 序 十进制数 二进制数 二进制数 十进制数 0 000 000 0 1 001 100 4 2 010 010 2 3 011 110 6 4 100 001 1 5 101 101 5 6 110 011 3 7 111 111 7 设 x(n),M N=2M 倒序 L=1,M 21LB J=0,B1 2 LMJp  k=J,N1,2L WWpNpNBkAkABkABkAkAT)()()()()( TkA )( 输出 图 FFT 算法流程图 开始 结束 XXX 大学毕业设计（论文）报告用纸 第 12 页 共 31 页 程序运行后，数组 A中存放的是 x(n)的 N点 DFT，即 X(k)=A(k)。 按频率抽取（ DIF）的基 2FFT 算法 基 2 FFT 算法是把输出序列 X（ k）按其标号 k的偶奇逐次分解为越来越短的序列，称为按频率抽取 (DIF)的 FFT 算法。 按频率抽取法的运算特点与按时间抽取法基本相同，他们是两种等价的 FFT 运算。 按频率抽取法与按时间抽取法的蝶形运算单元结构有所不同，其差别是所乘旋转因子WPN 的位置不同， DIFFFT算法的蝶形运算时先加（减）后乘，而 DITFFT 算法的蝶形运算是先乘后加（减）。 3 芯片性能及特点介绍 ATMEGA64 单片机的性能特点 AVR 内核具有丰富的指令集和 32 个通用工作寄存器。 所有的寄存器都直接与算逻单元 (ALU)相连接，使得一条指令可以在一个时钟周期内同时访问两个独立的寄存器。 这种结构大大提高了代码效率，并且具有比普通的 CISC 微控制器最高至 10 倍的数据吞吐率。 ATmega64 有如下特点 :64K 字节的系统内可编程 Flash(具有同时读写的能力，即RWW)， 2K 字节 EEPROM， 4K 字节 SRAM， 53 个通用 I/O 口线， 32 个通用工作寄存器，实时计数器 (RTC)，四个具有比较模式与 PWM 的灵活的定时器 /计数器 (T/C),两个 USART，面向字节的两线串行接口， 8路 10位具有可选差分输入级可编程增益的 ADC。 引脚说明 VCC :数字电路的电源 GND :地 端口 A(PA7..PA0) :端口 A 为 8 位双向 I/O 口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起振 ，端口 A处于高阻状态。 端口 A也可以用做其他不同的特殊功能。 端口 B(PB7..PB0 :端口 B 为 8 位双向 I/O 口，具有可编程的内部上拉电阻。 其输 出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起振，端口 B处于高阻状态。 端口 B也可以用做其他不同的特殊功能。 端口 C(PC7..PC0) :端口 C 为 8 位双向 I/O 口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性 ，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起振，端口 C处于高阻状态。 端口 C也可以用做其他不同的特殊功能。 端口 D(PD7..PD0) :端口 D为 8位双向 I/O口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，则端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起 XXX 大学毕业设计（论文）报告用纸 第 13 页 共 31 页 振，端口 D处于高阻状态。 端口 D也可以用做其他不同的特殊功能。 端口 E(PE7..PE0) :端口 E为 8位双向 I/O 口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，则端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起振，端口 E处于高阻状态。 端口 E 也可以用做其他不同的特殊功能。 端口 F(PF7..PF0) :端口 F作为 A/D 转换器的模拟输入端。 当不使用 A/D 转换器时，端口 F 为 8位双向 I/O 口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作 为输入使用时，若内部上拉电阻使能，则端口被外部电路拉低时将输出电流。 在复位过程中，即使系统时钟还未起振，端 F处于高阻状态。 如果 JTAG 接口使能，即使复位出现引脚 PC7(TDI)、 PC5(TMS)与 PC4(TCK) 的上拉电阻被激活。 除去移出数据的 TAP 态外， TD0 引脚为高阻态。 端口 F 也是 JTAG 接口。 端口 G(PG4..PG0)端口 G 为 5 位双向 I/O 口，具有可编程的内部上拉电阻。 其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。 作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。 在复位过程 中，即使系统时钟还未起振，端口 G 处于高阻状态。 端口 G也可以用做其他不同的特殊功能。 在 ATmega103 兼容模式下，这些引脚仅作为外部存储器的选通信号及 32 kHz 振荡器的输入，复位后，即使时钟还未起振，异步状态下，引脚初始值为 PG0= PG1= PG2=0。 PG3 与 PG4 为振荡器引脚。 RESET :复位输入引脚。 持续时间超过最小门限时间的低电平将引起系统 复位。 持续时间小于门限间 的脉冲不能保证可靠复位。 XTAL1 :反向振荡放大器与片内时钟操作电路的输入端。 XTAL2 :反向振荡放大器的输出端。 AVCC :AVCC 是端口 F 与 A/D 转换器的电源。 不使用 ADC 时，该引脚应直 接与 VCC 连接。 使用 ADC时应通过一个低通滤波器与 VCC 连接。 AREF :A/D 的模拟基准输入引脚。 PEN :SPI 串行编程模式的编程使能引脚。 在上电复位时保持该引脚为 低，芯片进入 SPI 串行编程模式，在正常工作时， PEN 无效。 总的来说， ATMEGA64 单片机还具有以下特点： （ 1） 异步模式下，只有一个 USART。 波特率寄存器中只有低 8 位有效。 （ 2） 一个有两个比较寄存器的 16 位 T/C 代替两个有三个比较寄存器的 T/C。 （ 3） 不支持两线串行接口。 （ 4） 端口 G 只有第二功能 ( 非通用 I/O 端口 )。 （ 5） 端口 F 作为 ADC 的模拟与数字输入端。 （ 6） 不支持 Boot 下载功能。 （ 7） 内部标定 RC 振荡器频率不可调。 （ 8） 外部存储器接口不能释放地址引脚，也不能对不同的外部擦除地址段分配不同的等待状态。 （ 9） MCUCSR 寄存器中只有 EXTRF 与 PORF。 XXX 大学毕业设计（论文）报告用纸 第 14 页 共 31 页 （ 10） 看门狗超时改变不需时序， USART 没有 FIFO ，因此数据溢出更快。 （ 11） 八个外部中断源中只能使用低优先级的四个中断。 （ 12） 端口 C 只作为输出，对未用的 I/O 位必须置 0。 液晶 TG12864 介绍 (1)液晶显示屏（ TG12864）具有轻薄短小，平面显示以及影像稳定不闪烁等优势，能显示汉字及各种符号，可以绘制曲线和简单的图像，分辨率高，抗干扰能力强和显示形式灵活等优点。 （ 2）引脚说明 表 TG12864 引脚 图 ATMEGA64 引脚图 XXX 大学毕业设计（论文）报告用纸 第 15 页 共 31 页 4 系统硬件设计 硬件总体设计 本应用系统的硬件电路由三部分组成 :一是 ATMEGA64最小系统；二是液晶显示电路；三是电源电路及按键控制电路。 系统的扩展和模块设计应遵循下列原则 : (1)尽可能选择标准化、模块化的典型电路，提高设计的成功率和结构的灵活性。 (2)外围电路配置的水平应充分满足应用系统的功能要求。 (3)硬件结构应结合应用软件方案一并考虑。 硬件结果与软件方案会产生相互影响，管脚号 符号 电平 描述 1 GND 0V 地 2 VCC 电源电压 3 V0 LCD 输入电压 4 D/I 高 /低 高：数据信号 ；低：指令信号 5 R/W 高 /低 高：读，低：写 6 E 高 /低 高：数据输出；低：数据锁存 7 DB0 高 /低 数据位 0 8 DB1 高 /低 数据位 1 9 DB2 高 /低 数据位 2 10 DB3 高 /低 数据位 3 11 DB4 高 /低 数据位 4 12 DB5 高 /低 数据位 5 13 DB6 高 /低 数据位 6 14 DB7 高 /低 数据位 7 15 CS1 高 /低 片选信号 （ SEG063） 16 CS2 高 /低 片选信号（ SEG64127） 17 RES 低 复位信号 18 VEE 10V 负电压 19 A 背光正极 20 K 0V 背光负极 XXX 大学毕业设计（论文）报告用纸 第 16 页 共 31 页 考虑的原则是 :软件能实现 的功能尽可能由软件来实现，以简化硬件结构。 但必须注意，由软件实现的硬件功能，其响应时间要比直接用硬件响应来的长，而且占用 CPU 时间。 所以，选择软件方案时，要考虑到这些因素。 (4)整个系统中相关的器件要尽可能做到性能匹配。 (5)可靠性及抗干扰性设计是硬件系统设计不可缺少的部分，它包括芯片、器件选择等。 (6)单片机外接电路较多时，必须考虑其驱动能力。 驱动能力不足时，系统工作不可靠，解决的办法是增加驱动能力，增设线驱动器或减少芯片功耗，降低总线负载。 ATMEGA64 单片机最小系统硬件设计 P E N1P E 0 R X D 0/ ( P D I )2P E 1 ( T X D 0/ P D O )3P E 2 ( X C K 0/ A I N 0)4P E 3 ( O C 3A / A I N 1)5P E 4 ( O C 3B / I N T 4)6P E 5 ( O C 3C / I N T 5)7P E 6 ( T 3/ I N T 6)8P E 7 ( I C 3/ I N T 7)9P B 0 ( S S )10P B 1 ( S C K )11P B 2 ( M O S I。