第四章存储器和存储系统内容摘要:

G2A、 G2B输入端相连。 A16可以和一个非门电路相连,输 出和 G1的输入端相连。 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0~A12 D0~D7 A0~A12 D0~D7 数据线 地址线 RD W/R W/R A13~A15 A16 A17~A19 A B C G1 G2A G2B E0000~E1FFF E2020~E3FFF E4000~E5FFF E6000~E7FFF E8000~E9FFF EA000~EBFFF EC000~EDFFF EE000~EFFFF CE CE ……………… ………… A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …… …… …… 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 针对译码器的 Y0输出,这时 CBA=000,即 A15=0, A14=0, A13=0 地址范围: 1110 0000 0000 0000 0000 = E0000H 1110 0001 1111 1111 1111 = E1FFFH 针对译码器的 Y1输出,这时 CBA=001,即 A15=0, A14=0, A13=1 地址范围: 1110 0010 0000 0000 0000 = E2020H 1110 0011 1111 1111 1111 = E3FFFH 例: 假设 CPU 有 16根地址线, 8根数据线,并用 MREQ作 为访存控制信号(低电平有效),用 WR 做读 /写控制信号(高电平为读,低电平为写),现有下列存储芯片:1K*4位 RAM, 4K*8位 RAM, 8K*8位 RAM, 2K*8位 ROM,4K*8位 ROM, 8K*8位 ROM及 74LS138译码器和各种门电路,画出 CPU与存储器的连接图,要求: 1. 主存地址空间分配 6000H ~ 67FFH 为系统程序区 6800H ~ 6BFFH 为用户程序区 2. 合理选用上述存储芯片,说明各选几片。 3. 详细画出存储器芯片的片选逻辑图。 解: 第一步 :将地址范围写成二进制代码,并确定其总容量 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 …… …… …… 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 …… …… …… 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 系统程序区2K*8 用户程序区1K*8 第二步 :根据地址范围的容量及该范围在计算机中的应用,选 择存储芯片 由 6000H ~ 67FFH 为系统程序区,为 2K*8位,应选择一 片 2K*8 位 ROM 由 6800H ~ 6BFFH 为用户程序区,为 1K*8位,应选择两 片 1K*4 位 RAM 第三步 :分配 CPU 的地址线 将 CPU 的低 11位地址线 A10 ~ A0与 2K*8位的 ROM地址线相 连,将 CPU 的低 10位地址线 A9 ~ A0与 1K*4位的 RAM地址 线相连,剩下的高位地址与访存控制信号共同产生存储芯 片的片选信号。 第四步 :由题给出的 74LS138译码器的输入逻辑关系可知,必须保 证 G1为高电平, G2A、 G2B为低电平才能使译码器工作。 A15为低,连接到 G2A上, A14为高,连接到 G1上, MREQ 为低,连接到 G2B上。 保证了三个控制端的要求 A1 A1 A11连接到 C、 B、 A上。 输出 Y4有效时,选中 一片 ROM; Y5有效时,同时 A10有效为低电平,选中两片 RAM。 读出时低电平有效, RAM的读 /写控制端与 CPU的 命令端 WR相连 * ROM 的数据线是单向的 2K * 8 1K * 4 1K * 4 MREQ D7 D6 D5 D4 D3 D2 D1 D0 WR A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 C B A A13 A12 A11 G1 G2A G2B A15 A14 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 提高访问存储器速度的方法  多存储体方式  单体多字系统 W位 W位 W位 W位 地址寄存器 主 存 控 制 部 件 数据寄存器 存储体 …………… …………… 前提:指令和数据在主存中必须是连续存放的,一旦遇到转 移指令或者操作数不能连续存放,这种方法的效果就不明显  多体并行存储系统(地址码被分为体号、体。
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