基于sopc的数字钟设计论文

基于sopc的数字钟设计论文内容摘要：

张丽芳 . 可编程片上系统 (SOPC)的应用与发展 [J]. 玉溪师范学院学报 ,2020,08:3336. 源程序如下： 分频模块的 VHDL 代码如下： LIBRARY IEEE。 USE。 USE。 ENTITY fenpin IS PORT(CLK,RST:IN STD_LOGIC。 CLK_1HZ:OUT STD_LOGIC)。 END fenpin。 ARCHITECTURE behav OF fenpin IS SIGNAL CQ:STD_LOGIC。 BEGIN PROCESS (CLK,RST) VARIABLE COUNT:INTEGER RANGE 1 TO 12020000。 BEGIN IF RST=39。 139。 THEN CQ=39。 039。 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN IF COUNT=12020000 THEN COUNT:=1。 CQ=NOT CQ。 ELSE COUNT:=COUNT+1。 END IF。 END IF。 CLK_1HZ=CQ。 END PROCESS。 END behav。 时钟模块的代码如下： LIBRARY IEEE。 USE。 USE。 ENTITY shizhong IS PORT( RST:IN STD_LOGIC。 CLK_1HZ:IN STD_LOGIC。 MIAOGE:OUT INTEGER RANGE 9 DOWNTO 0。 MIAOSHI:OUT INTEGER RANGE 5 DOWNTO 0。 FENGE:OUT INTEGER RANGE 9 DOWNTO 0。 FENSHI:OUT INTEGER RANGE 5 DOWNTO 0。 7 SHIGE:OUT INTEGER RANGE 4 DOWNTO 0。 SHISHI:OUT INTEGER RANGE 2 DOWNTO 0。 COUT :OUT STD_LOGIC)。 END shizhong。 ARCHITECTURE ONE OF shizhong IS SIGNAL M1:INTEGER RANGE 9 DOWNTO 0。 SIGNAL M2:INTEGER RANGE 5 DOWNTO 0。 SIGNAL F1:INTEGER RANGE 9 DOWNTO 0。 SIGNAL F2:INTEGER RANGE 5 DOWNTO 0。 SIGNAL S1:INTEGER RANGE 4 DOWNTO 0。 SIGNAL S2:INTEGER RANGE 2 DOWNTO 0。 SIGNAL COUT1 : STD_LOGIC。 SIGNAL COUT2 :STD_LOGIC。 SIGNAL COUT3 : STD_LOGIC。 BEGIN PROCESS(RST,CLK_1HZ) BEGIN IF RST=39。 139。 THEN M1=0。 M2=0。 ELSIF CLK_1HZ39。 EVENT AND CLK_1HZ=39。 139。 THEN IF M19 THEN M1=M1+1。 ELSIF M1=9 THEN M1=0。 IF M25 THEN M2=M2+1。 COUT1=39。 039。 COUT=39。 039。 ELSIF M2=5 THEN M2=0。 COUT1=39。 139。 COUT=39。 139。 END IF。 END IF。 END IF。 MIAOGE=M1。 MIAOSHI=M2。 END PROCESS。 PROCESS(RST,COUT1) BEGIN IF RST=39。 139。 THEN F1=0。 F2=0。 ELSIF COUT139。 EVENT AND COUT1=39。 139。 THEN IF F19 THEN F1=F1+1。 ELSIF F1=。