vhdl语言与eda课程设计-数字频率计(编辑修改稿)

vhdl语言与eda课程设计-数字频率计(编辑修改稿)内容摘要：

为 1 秒。 信号整形电路 计数器 锁存器 译码驱动电路 数码显示 脉冲发生器 测频控制信号发生器 3 闸门时间也可以大于或小于一秒 [2]。 频率 信号易于传输，抗干扰性强，可以获得较好的测量精度。 因此，频率检测是电子测量 领域最基本的测量之一。 本文的数字频率计是按照计算每秒内待测信号的脉冲个数的基本原理来设计，此时取闸门时间为 1 秒。 数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含信号整形电路、脉冲发生器、译码驱动电路和显示电路，其 流程 图如 下面面的 图 3 所示： 图 3 设计流程的框图 工作过程：系统正常工作时，脉冲信号发生器输入 1Hz 的标准信号，经过测频控制信号发生器的处理， 2 分频后即可产生一个脉宽为 1 秒的时钟信号，以此作为计数闸门信号。 测量信号时，将被测信号通过信号整形电路 ,产生同频率的矩形波 ,输入计数器作为时钟。 当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。 设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。 最后将锁存的数值由外部的七段译码器译码并在数码管上显示。 顶层模块设计 由于综合工具可以将高级别的模型转化生成为门级模型，所以整个设计过程基本是由计算机自动完成的。 认为介入的方式主要是根据仿真的结果和优化的指标，控制逻辑综合的方式和指向 [3]。 设计说明书 建立 VHDL 行为模型 VHDL 行为仿真 VHDLRTL 级建模 前端功能仿真 逻辑综合 测试向量生成 功能仿真 结构综合 门级时序仿真 硬件测试 设计完成 4 图 4 是频率计的 顶层设计的原理图。 其中模块 control 是测频时序控制模块， t10_8模块是是十位计数器模块， latch8 是测频时序锁存模块， 还有选定各个引脚， 这些模块是由 VHDL 语言设计之后生成的，将这些模块连接起来， 从而实现其顶层模块的功能，如图 4 所示。 图 4 顶层设计的原理图 测频控制模块 此模块主要由时钟输入、计数器时钟使能、计数器清零、输出锁存构成。 其具体的实现是由一个 1秒的输入信号脉冲计数允许的信号， 1秒计数结束后，计数值被锁入锁存器，计数器清 0，为下一测频计数周期作好准备。 具体程序 如下。 LIBRARY IEEE。 ——测频控制电路 USE。 USE。 ENTITY control IS PORT (clk : IN STD_LOGIC。 —— 定义 逻辑电路的端口 cen : OUT STD_LOGIC。 rst : OUT STD_LOGIC。 load : OUT STD_LOGIC )。 END control。 ARCHITECTURE behav OF control IS —— 语句说明 SIGNAL Div2CLK : STD_LOGIC。 BEGIN —— 功能描述语句 5 PROCESS( clk ) BEGIN IF clk39。 EVENT AND clk = 39。 139。 THEN —— 在顺序语句 IF 条 件下选择高电平 Div2CLK = NOT Div2CLK。 END IF。 END PROCESS。 PROCESS (clk, Div2CLK) BEGIN IF clk=39。 039。 AND Div2CLK=39。 039。 THEN rst=39。 139。 ELSE rst = 39。 039。 END IF。 —— 确保 CLK 的变化是一次上升沿的跳变 END PROCESS。 load = NOT Div2CLK。 cen = Div2CLK。 END behav。 十进位计数模块 此模块先设计单个十进制计数模块，再设计八位十进制计数模块，将先设计好的单个十进制计数模块导入到八进制计数模块中，就可以完成八位十进制计数模块的设计，这样设计的好处是，减小了程序设计的复杂度，而且层次感强。 主要涉及的程序见下面的两个程序。 library ieee。 —— 单个十进制计数模块 use。 use。 entity t10 is port (rst,fx,ena:in std_logic。 cout: out std_logic。 outy :out std_logic_vector(3 downto 0))。 end t10。 architecture behv of t10 is —— 语句说明 begin —— 功能描述语 句 6 process (rst,ena,fx) variable cqi :std_logic_vector(3 downto 0)。 begin if rst=39。 139。 then。