等精度数字频率计的设计毕业设计说明书(编辑修改稿)

等精度数字频率计的设计毕业设计说明书(编辑修改稿)内容摘要：

A功能时 ,只需换一片 EPROM即可。 这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。 因此， FPGA的使用非常灵活。 同时 EDA开发工具的通用性、设计语言 ( 在此为 VHDL) 的标准化以及设计过程几乎与所用器件的硬件结构无关，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，可以在很短的时间里完成十分复杂的系统设计。 论文所做的工作与研究内容 随着 EDA（ Electronics Design Automation） 技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。 基于 EDA 技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。 本设计主要论述了利用 FPGA 进行测频计 数，单片机实施控制的方法实现多功能频率计的过程，使得频率计具有了测量精度高、功能丰富、控制灵活等特点。 该频率计依照等精度的 测量原理 ，克服了传统计数器测频原理随被测信号频率下降而降低的缺点。 等精度的测量方法不但具有较高的测量精度，而且在整个频率域保持恒定的测量精度。 该频率计利用 FPGA 来实现对被测频率信号及标准频率信号的周期计数，由单片机实现对系统 的 控制、数据运算及数 制 转换等功能。 本设计的主要工作包括以下几项内容： 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 3 （ 1）简述了当 今频率 计 的发展状况，对几种常用的测频方法进行了介绍和对比 . （ 2）在 FPGA 和 单片机的基础 上采用等精度测量方法，实现了高精度的频率、周期、脉宽和占空比的测量。 （ 3） 采用 MSC51 单片机来实现对功能键的控制、数据的运算、码制的转换、数据的显示等功能。 （ 4）完成了基于数字硬件电路设计平台 Max+ plusII 的 FPGA 硬件电路的设计和单片机的测试控制、数据处理程序。 本文分 5 章介绍了基于 FPGA 和单片机的等精度数字频率计的设计原理、设计方法、和开发步骤，并对频率计的测量结果和实际输入频率进行了比较，分析了本设计影响测量精度的主要因素。 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 4 第二章 等精度数字频率计测频原理及设计方法 等精度数字 频率计测频原理 常用测频方法简介 目前常用的测频方法可以分为 3类 ， 即 : (1)比较法 通过与标准频率 f0比较确定被测频率 fx， 测量精度主要取决于标准频率 f0的精度。 主要方法有用于低频 段 测量的拍频法、示波器法和用于高频频段测量的差频法等。 (2)电路频率特性测量法 由电路的已知参数与电路的频率特性得到被测频率 fx， 主要方法包括用于低频段的电桥法和用于高频或微波频段的谐振法。 (3)计数器法 由单位时间内 被测 信号的 周期 重复次数测得 fx,即计数器法测频 .目前最常用的计数器法是测频法或测周法 ， 其测量精度主要取决于基 准时间和计数的量化误差。 当被测频率较高时，采用测频法可以得到较高的测频精度；当被测频率较低时，采用测周法可以得到较高的测频精度。 但当被测频率变化范围较大时，这两种方法均不能保证整个频率范围的测量精度。 [1] 本 课题测频原理为等精度测频，下面就等精度测频原理进行具体叙述 . 等精度测频原理 等精度测频法是在 计数器 测频法的基础上发展而来的。 其原理图如图 所示。 当方波预置门控信号 CL 可由单片机发出， CL 的时间宽度对测频精度影响较小，所以可以在 1 秒至 秒间选择，在此设其宽度为 BZH 和 TF。 BZH 和 TF 是 两个可控的32 位高速计数器， BENA 和 ENA 分别是他们的计数允许信号端，高电平有效。 标准频率信号从 BZH 的时钟输入端 BCLK 输入，设其频率为 FS；经整形后的被测信号从与 BZH相似的 32 位计数器 TF 的时钟输入端 TCLK 输入，设其真实频率 FXE，测量频率为 FX。 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 5 T FT E N AT C L KC L RT Z Q[ 3 1 . . 0 ]QDC L R3 23 238D a t a [ 7 . . 0 ]M U X6 4 8S e l [ 2 . . 0 ]B Z HB E N AB C L KC L RB Z Q[ 3 1 . . 0 ]B C L KT C L K标 准 信 号被测信号C L R清 零 信 号S e l [ 2 . . 0 ]数 据 选 择 信 号数 据 输 出 端 口C L门 控 信 号S T A R T计 数 使 能 信 号 图 等精度测频原理图 测频开始前，首先发出一个清零信号 CLR，使两个计数器和 D 触发器置零，然后由单片机发出允许测频命令，即令预置门控信号 CL 为高电平，这时 D 触发器要一直等到被测信号的上升沿通过时 Q 端才被置 1，与此同时，将同时启动计数器 BZH 和 TF，进入“计数允许周期”。 在此期间， BZH 和 TF 分别对被测信号和标准频率信号同时计数。 当 TPR 秒后，预置门控信号 CL 被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过 D 触发器将着两个计数器同时关闭。 [2] 设 FX 为整形后的被测信号频率， FS 为基准频率信号 频率 ，若在一次预置门高电平脉宽时间内（ TPR）被测信号计数值为 Nx；基准频率计数值为 NS，则有 下式成立： *FsFx NxNs （ 21） 等精度数字频率计的设计方法 电子系统的传统设计方法 现代电子系统一般 由 模拟电子系统、数字电子系统和模数混合电子系统三大部分组内蒙古科技大学毕业设计 说明书（毕业 论文 ） 6 成。 从概念上讲凡是利用数字技术处理和传输信息的电子系统都可以称为数字系统。 传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。 电子产品设计的基本思路一直是先选用标准通用集成电路芯片，再由这 些芯片和其它元件自下而上的构成思路、子系统和系统，即常说的 ” 自 底 向上 ” 的设计方法。 “自底向上“一般 是在系统划分和分解的基础上先进行单元设计，在单元的精心设计后逐步进行功能模块设计，然后再进行子系统的设计，最后完成系统总体设计。 这样设计出的电子系统所用元件的种类和数量较多，体积与功耗大，可靠性差。 图 （ a）所示为传统“ 自底向上”设计方法的具体设计步骤。 随着集成电路技术的不断进步和 EDA 技术的迅速发展， 可编程逻辑器件及 EDA 技术给今天的电子系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。 现在，只要拥有一台计算机、一套相应的 EDA 软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。 当代电子系统的设计方法 随着集成电路技术的不断进步和 EDA 技术的迅速发展， 现在人们可以把数以亿计的晶体管，几十万门甚至几百万门的电路集成在一块芯片上。 半导体集成电路已由早期的单元集成、部件电路集成发展到整机电路集成和系统电路集成。 利用 EDA 工具，采用可编程器件，通过设计芯片来实现系统功能，这种方法称为基于芯片的设计方法。 新的设计方法能够由设计者定义器件内部逻辑，将原来由电路板设计完成的大 部分工作放在芯片的设计中进行。 这样不仅可以通过芯片设计实现多种数字逻辑系统，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，从而有效的增强了设计灵活性，提高了工作效率。 同时，基于芯片的设计可以减少芯片的数量，缩小系统的体积，降低能源消耗。 电子系统的设计方法也由传统的“自 底 向上“的方法改为”自顶向下“的设计方法。 在这种新的设计方法中，由整机系统用户对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路 ASIC 来实现，且这些专用集成电路是 由 系统和电路 的 设计师亲自参与设 计的，直至完成电路到芯片版图的设计，再交由 IC 工厂加工，或者用可编程 ASIC（例如 CPLD 和 FPGA）现场编程实现。 [1] 在“自顶向下“的设计中，首先需要进行行为设计，确定该电子系统的功能、性能及允许的芯片面积和成本等。 接着进行结构设计，根据该电子系统或芯片的特点，将其内蒙古科技大学毕业设计 说明书（毕业 论文 ） 7 分为接口清晰、相互关系明确、尽可能简单的子系统，得到一个总体结构。 这个结构可能包括算术逻辑单元、控制子单元、数据通道、各种算法状态机等。 下一步是把结构转换成逻辑图，这时需要进行硬件仿真，以最终确定本次设计的正确性。 最后进行版图设计，即将电路 图转化成版图。 T o p d o w n B o t t o m u p行 为 设 计结 构 设 计逻 辑 设 计电 路 设 计版 图 设 计系 统 分 解单 元 设 计功 能 快 划 分子 系 统 设 计系 统 总 成 图 （ a）“自顶向下“设计步骤 (b)“自底向上“设计步骤 本设计所采用的正是自顶向下的设计方法，缩短了设计周期，降低了设计成本。 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 8 第三章 主要芯片及设计工具简介 主要芯片介绍 AT89C52 单片机性能简介 图 AT89C52 引脚图 AT89C52 是美国 ATMEL 公司生产的低电压、高性能 CMOS 8 位单片机，片内含 8K字节可反复擦写的只读程序存储器（ EPROM）和 256bytes 的随机存取数据存储 器（ RAM），器件采用 ATMEL 公司的高密度、非易失性存储技术生产，与标准 MCS51指令系统及 8052 产品引脚兼容，片内置通用 8 位中央处理器（ CPU）和 FLASH 存储单元。 由于将多功能 8 位 CPU 和闪烁存储器组合在单个芯片中， ATMEL 的 AT89C52 适合于许多较为复杂的控制应用场合，是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。 其引脚图如图 ，内部方框图见附录一。 (1) 主要性能参数： 与 MCS51 产品指令和引脚完全兼容兼容 8K 字节可编程闪烁存储器 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 9 寿命： 1000 写 /擦循环 数据保留时间： 10 年 全静态工作： 0Hz24Hz 三级程序存储器锁定 256*8 字节内部 RAM 32 可编程 I/O 线 3 个 16 位定时器 /计数器 8 个中断源 可编程串行 UART 通道 低功耗的闲置和掉电模式 片内振荡器和时钟电路 AT89C52 可降至 0Hz 的静态逻辑操作，并支持两种软件可选的节电共组模式。 空闲方式停止 CPU 工作，但允许 RAM、定时 /计数器、串行通信口及中断系统继续工作。 掉电方式保存 RAM 中的内容，但振荡器停止工作并禁止其它所有部件工作直到下一个硬件复位。 (2) 引脚功能说明： VCC：供电电压。 GND：接地。 P0 口： P0 口为一个 8 位漏级开路双向 I/O 口，即地址 /数据复用总线。 作为输出口用时，每脚可驱动 8TTL 门电流。 当 P1 口的管脚写 1 时，被定义为高阻抗输入。 P0 能够用于访问外部程序 /数据存储器，它可以被定义为地址的低八位。 在 FIASH 编程时，P0 口作为原码输入口，当 FIASH 进行校验时， P0 输出原码，此时 P0 外部必须被拉高。 P1 口： P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口， P1 口输出缓冲器能接收 /输出 4TTL 门电流。 P1 口 管脚写入 1 后，被内部上拉为高电平，此时可用作输入， P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。 在 FLASH 编程和校验时， P1 口作为第八位地址接收。 、 还可分别作为定时 /计数器 2 的外部计数输入（ ）和输入（ ）。 P2 口： P2 口为一个内部上拉电阻的 8 位双向 I/O 口， P2 口缓冲器可接收，输出 4内蒙古科技大学毕业设计 说明书（毕业 论文 ） 10 个 TTL 门电流，当 P2 口被写“ 1”时，其管脚被内部上拉电阻拉高，且作为输入。 并因此作为输入时， P2 口的管脚被外部拉低，将输出电流。 这是由于内部上拉的缘故。 P2口当用于外部程序存储器或 16 位地址外部数据存储器进行存取时， P2 口输出地址的高八位。 在给出地址“ 1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时， P2 口输出其特殊功能寄存器的内容。 P2 口在 FLASH 编程和校验时接收高八位地址信号和控制信号。 P3 口： P3 口是一组带有内部上拉电阻的 8 位双响 I/O 口。 P3 口输出缓冲级可驱动4 个 TTL 逻辑门电路。 P3 口写入“ 1”。