基于vhdl的自动打铃设计_毕业设计(编辑修改稿)

基于vhdl的自动打铃设计_毕业设计(编辑修改稿)内容摘要：

即设定打铃系统只在早上 8 点至下午 17 点的时间段内在规定的时间内响铃。 其他时间自动打铃系统处于休眠状态。 （ 3） 增加一个自动校时模块，可以进行校时，还可以使打铃模 块尽快到铃声响起的前一分钟。 （ 4） 显示模块是让时钟信号在实验箱上的八个数码管上显示，将打铃响起的时间显示在数码管上，调分时对应的 LED1 指示灯亮，按 K2 键可以在数码管上看到分在增加。 同样调时时对应的 LED2 指示灯亮，按 K2 键可以让时增加。 让计时模块重新回到正常计时，只要两个按键的指示灯不亮状态就可以正常计时，否则指示灯亮计数器就不能正常计时，即秒到 59 时不会网分上进位。 （ 5） 整个时钟系统中，秒、分是 60 进制计数器，由二进制数 7 位表示。 而时是 24 进制计数器，仅需要 5 位二进制码就可以表示。 设计原理图 在整个 系统设计中，应用到的模块有秒计时模块、分计时模块、时计时模块、校时模块和显示器模块。 系统框图如图 所示： 7 CLK K1 K2 图 系统框图 设计流程图 图 自动打铃的设计流程图 CLK Sec 模块 Min 模块 Hour 模块 Clk 校时模块 min Fen Shi hour Clk 显示打铃模块 Sec[6..0] Min[6..0] Hour[6..0] 开始 秒计时 分计时 时计时 K K2 显示打铃模块 8 第 3 章 各模块设计分析 计数器模块 计 数器模块包括秒计数器模块、分计数模块、时计数模块以及功能按键的设计。 给定固定频率的时钟信号，输入计数 60 秒的秒计数器模块电路，等待计数到 60 秒的瞬间，进位至 60 分的分计数器模块电路加 1 后，秒计数器电路同时清为零重新计时。 分计数器模块电路与秒计数器模块电路功能类似，当分计时模块计时到 60 分的瞬间时计时模块电路加 1，分计时模块清为零重新进行计时。 时计时模块与秒、分计时模块类似，当来自分计时模块的进位达到 24 瞬间，时计数器模块清为零，再从零进行计时。 这样秒、分、时计时模块依次进行计时完成 24 进制的计时功能。 秒和分计数器模块 秒计时模块和分计数器模块都为 60 进制的计数器，其代码为： LIBRARY IEEE。 USE。 USE。 ENTITY second IS PORT(clk:IN STD_LOGIC。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 c:OUT STD_LOGIC)。 END ENTITY second。 ARCHITECTURE art OF second IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk) BEGIN IF clk39。 EVENT AND clk=39。 139。 THEN q11=q11+39。 139。 9 IF q11=9 AND q22/=5 THEN q11=0000。 q22=q22+39。 139。 END IF。 IF q22=5 AND q11=9 THEN q22=0000。 q11=0000。 c=39。 139。 ELSE c=39。 039。 END IF。 END IF。 END PROCESS。 q1=q11。 q2=q22。 END ARCHITECTURE art。 秒和分计时模块编译完成后生成的秒的元器件为图 、 所示 图 秒模块的元器件 图 分计时模块的元器件 给定输入信号进行波形仿真得到秒、分计时模块的波形仿真如图 10 图 秒、分计数器模块的输出仿真波形 模块说明：由仿真波形图可以看出，当秒或分计时到 59 时，给 C 一个高电平脉冲，即分或时计时模块加 1，秒或分计时模块清零后开始重新计时。 时计数器模块 时计数器模块为 24 进制的计数器，其代码为 ： LIBRARY IEEE。 USE。 USE。 ENTITY hour IS PORT(clk:IN STD_LOGIC。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY hour。 ARCHITECTURE art OF hour IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk) BEGIN IF clk39。 EVENT AND clk=39。 139。 THEN q11=q11+39。 139。 IF q11=9 THEN 11 q11=0000。 q22=q22+39。 139。 END IF。 IF q22=2 AND q11=3 THEN q22=0000。 q11=0000。 END IF。 END IF。 END PROCESS。 q1=q11。 q2=q22。 END ARCHITECTURE art。 时计时模块编译通过后生成的时计时模块的元器件如图 所示 c lk q1[ 3. . 0]q2[ 3. . 0]hourin s t 6 图 时计时模块的元器件图 时计时模块采用 24 进制的计时器模式，输出仿真波形为图 ： 图 时计时模块的仿真波形 模块说明：由仿真波形图可以看出，当时计数到 23 时时计数器模块清零后，再重新开始 12 从 0 时计时。 计时校时模块 计时校时模块的代码为： LIBRARY IEEE。 USE . ALL。 USE。 ENTITY jiaoshi IS PORT(sec,min:IN STD_LOGIC。 调时模块的输入信号 k1,k2:IN STD_LOGIC。 调时模块的控制，调时信号输入 fen,shi:OUT STD_LOGIC。 各计数器的输入时钟信号 led1,led2:OUT STD_LOGIC)。 工作模式显示灯的控制信号 END ENTITY jiaoshi。 ARCHITECTURE art OF jiaoshi IS SIGNAL a:STD_LOGIC_VECTOR(1 downto 0)。 BEGIN PROCESS(k1,k2) BEGIN IF k139。 EVENT AND k1=39。 139。 THEN a=a+1。 IF a=2 THEN a=00。 END IF。 END IF。 CASE a IS WHEN 00=fen=sec。 shi=min。 模式 0 正常计时 led1=39。 039。 led2=39。 039。 WHEN 01=fen=k2。 shi=39。 039。 模式 1，分模块，调分 led1=39。 139。 led2=39。 039。 WHEN 10=fen=39。 039。 shi=k2。 模式 2，时模块，调时 led1=39。 039。 led2=39。 139。 WHEN OTHER。