eda技术及可编程器件应用实训课程设计报告-基于cpld技术的数字万年历设计(编辑修改稿)

eda技术及可编程器件应用实训课程设计报告-基于cpld技术的数字万年历设计(编辑修改稿)内容摘要：

—— 五月 WHEN 00000110=pan=01。 —— 六月 WHEN 00000111=pan=00。 —— 七月 WHEN 00001000=pan=00。 —— 八月 WHEN 00001001=pan=01。 —— 九月 WHEN 00001010=pan=00。 —— 十月 WHEN 00001011=pan=01。 —— 十一月 WHEN 00001100=pan=00。 —— 十二月 WHEN others=NULL。 END CASE。 cq1=cq3。 cq2=cq4。 END PROCESS。 END。 仿真得如下图； 程序中 WHEN 00000010=if run=39。 0139。 then pan=11。 else pan=10。 end if。 处出现错误应该是 run=39。 139。 仿真后得模块图。 年的模块的程序。 clk 为分频模块产生的年计时信号（时钟信号）， cq2 和 cq1为年计数中十进制数所对应的高位和低位信号， cout 为进位位， run 为闰年进位位。 LIBRARY IEEE。 USE。 USE。 ENTITY nian IS port(clk :IN STD_LOGIC。 cq1,cq2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 run :OUT STD_LOGIC)。 END。 ARCHITECTURE behav OF nian IS signal cq3,cq4:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk) BEGIN IF clk39。 EVENT and clk=39。 139。 THEN cq3=cq3+1。 IF cq3=9 THEN cq3=0000。 cq4=cq4+1。 END IF。 IF cq3=9 and cq4=9 THEN cq3=0000。 cq4=0000。 END IF。 END IF。 cq1=cq3。 cq2=cq4。 END PROCESS。 PROCESS(clk) variable cq5:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF clk39。 EVENT and clk=39。 139。 THEN cq5〈 =cq5+1。 IF cq5=3 THEN run=39。 139。 cq5〈 =0000。 ELSE run=39。 039。 END IF。 END IF。 END PROCESS。 END。 程序中 cq5〈 =cq5+1。 应改为 cq5： =cq5+1。 仿真成功后得年的模块图。 五选一多路选择器 的模块的程序。 mi,fi,si,ti,yi 为 秒、分、时、天、月 输入端的端口名， k1,k2 为通道选择控制信号输入端的端口名， fo,so,tl,yo,no 为分、时、天、月、年 输 出 端的端口名 ， l1,l2,l3,l4,l5 为输 出 端的端口名。 END。 LIBRARY IEEE。 USE。 USE。 ENTITY mux51 IS PORT( k1,k2 :IN STD_LOGIC。 mi,fi,si,ti,yi :IN STD_LOGIC。 fo,so,tl,yo,no :OUT STD_LOGIC。 l1,l2,l3,l4,l5 :OUT STD_LOGIC)。 END。 ARCHITECTURE behav OF mux51 IS signal a: STD_LOGIC_VECTOR (3 DOWNTO 0)。 BEGIN PROCESS(k1,k2) BEGIN IF k139。 EVENT and k1=39。 139。 THEN a=a+1。 IF a=5 THEN a=0000。 END IF。 END IF。 CASE a IS WHEN 0000=fo=mi。 so=fi。 tl=si。 yo=ti。 no=yi。 选通秒模块 l1=39。 039。 l2=39。 039。 l3=39。 039。 l4=39。 039。 l5=39。 039。 WHEN 0001=fo=k2。 so=39。 039。 tl=39。 039。 yo=39。 039。 no=39。 039。 选通分模块 l1=39。 139。 l2=39。 039。 l3=39。 039。 l4=39。 039。 l5=39。 039。 WHEN 0010=fo。