基于fpga与ad9851正弦信号发生器的设计

基于fpga与ad9851正弦信号发生器的设计内容摘要：

步的，以便清晰观察码元变化时对应调制载波的相位变化；也可以是异步的，因为实际的系统都是异步的。 码元速率约为 100kbps。 (2)相对移相和绝对移 相 移相键控分为绝对移相和相对移相两种。 以未调载波的相位作为基准的相位调制叫做绝对移相。 以二进制调相为例，取码元为“ 1”是，调制后载波与未调制载波同相；取码元为“ 0”时，调制后载波与未调载波相反；“ 1”和“ 0”时调制后载波相位差 0180。 西南科技大学本科毕业设计论文 9 在同步解调的 PSK 系统中，由于 接 收端载波恢复存在相位含糊的问题，即恢复的载波可能与未解调波同相，也可能反向，以至于使解调后的信号出现“ 0”、“ 1”倒置，发送为“ 1”码，解调后得到“ 0”码；发送为“ 0”码，解调后为“ 1”码。 知识我们所不希望的，为了克服这种现象，人们提出了相对移相 方式。 相对移相的调制规律是：每一个码元的载波相位不是以固定的未调载波相位做基准的，而是以相邻的前一个码元的载波相位来确定其相位的取值。 例如，当某一码元取“ 1”时，它的载波相位与前一个码元的载波相位来确定其相位的取值。 例如，当某一码元去“ 1”时，它的载波相位与前一个码元的载波同相；码元取“ 0”时，它的载波相位与前一码元的载波反向。 西南科技大学本科毕业设计论文 10 第 3 章 正弦信号发生器的硬件电路设计 为了得到一种电路简单，性能稳定，易于控制的信号发生器 ,在对 DDS 基本原理、 AD9851 和 FPGA 器件进行了深入的了解后。 本文基于 DDS 基本 原理 ,利用 FPGA器件的各种优势 ,设计了一款 正弦信号 发生器。 FPGA 与 AD9851 简介 FPGA 的基本结构和工作原理 现场可编程门阵列 (FPGA),是大规模可编程逻辑器件除 CPLD 外的另一大类PLD 器件。 本次设计使用 Cyclone 器件 EP1C6Q240C8，工作频率为 50MHz。 Cyclone 器件包含一个两空间排与列的结构去实现基本逻辑。 可变速度的行列相互连接提供逻辑阵列块 (LAB)与嵌入式存储器块信号互通。 每一个逻辑阵列块 (LAB)由 10 个逻辑单元 (LE)构成。 一个 LE 是最 小的逻辑单元，它提供用户逻辑函数有效的执行。 逻辑阵列块是一组进入行与列的交叉设备。 Cyclone 器件逻辑阵列块有 2910～ 20200 个。 M4K 存储器块是真正的双端口存储器块， 4K 位的存储器 (4608 位 )。 这些块提供真正的专用双端口，单个双端口，或单端口存储器，位宽达到 36 位，频率达到250MHz。 这些块是一组在某些逻辑阵列块进入列交叉设备。 Cyclone 器件提供 60～288Kbits 嵌入式储存器。 每一个 Cyclone 器件 I/O 接口通过在 LAB 的最后行与列环绕设备的外围的 I/O单元 (IOE)定位反馈。 I/O接口支持多种单端口和差分 I/O标准，如： 66MHz与 33MHz，64 位与 32 位 PCI 标准； LVDS 接口标准，数据传输速度可达 640Mbps。 每个 IOE包含一个双向输入输出缓冲器与三个寄存器，寄存输入、输出、输出使能信号。 双功 DQS、 DQ 和 DM 引脚与延迟链路一起提供接口支持外部存储设备，如： DDR SDRAM、 FCRAM 设备，频率可达 133MHz(266Mbps)。 Cyclone 器件提供全球时钟网络与最多两个 PLL。 全球时钟网络由八个遍及整个器的件全球时钟线构成。 全球时钟网络为器件内部所有资源提供时 钟。 件全球时钟线也可用作控制信号。 Cyclone PLL 提供一般目的的时钟、时钟乘法器、相位转换和支持外部高速差分 I/O 输出。 西南科技大学本科毕业设计论文 11 AD9851 简介 AD9851 是一个非常完整的设备，用于先进的 DDS 技术。 外加一个内部高速，高性能的 D/A 转换器，及高速比较器，可作为全数字编程控制的频率合成器和时钟发生器。 外接精密时钟源时， AD9851 可以产生一个频谱纯净、频率和相位都可以编程控制且稳定性很好的模拟正弦波。 这个正弦波能够直接作为基准信号源，或通过其内部高速比较器转换成方波输出。 作为灵敏时钟产生器。 AD9851 创新式高速DDS 码可以接受 32 位调频字。 使得它在 180MHz 系统时钟下输出频率的精度可达。 AD9851 包含一个唯一的 6 倍参考时钟倍频乘法器。 可避免对外部高速参考时钟振荡器的需要。 最小的冲击在 SFDR 与相位噪声特性。 AD9851 提供 5 位可编程相位调制，其最小相位输出增量为 。 AD9851 片内高速比较器被设计成为能够接受 DAC 外部滤波器的输出用以产生一个低抖动的输出脉冲。 频率调谐、控制与相位调制字是以并行或串行装载格式异步装入 AD9851 内核。 并行方式由 5 组 8 位控制字反复送入，第一个 8 位控制输出相位， 6 倍频器，电源休眠和输入方式，其余各位构成 32 位频率控制字，串行输入以一个 40 位的串行数据流经过一个并行输入总线输入。 AD9851 运用了先进的 CMOS 技术，提供了在 5V电源供电，以最大时钟速度为 180MHz 只有 555mW 的功耗。 AD9851 采用 28 脚 SSOP 表面封装的超大规模 DDS 集成芯片，它与通用的AD9850 125MHz DDS 是一致的。 在供电＞ 时，经过外部的特殊处理，工作温度在 C40 到 C85 ；供电小于 时，一般工作温度在 C0 到 C85。 AD9851 特性及应用 AD9851 是 AD 公司生产的专用 DDS 芯片。 其功能模块图如图 31。 主要性能如下： ⑴ 通过内部锁相环的 6 倍频，系统时钟最大可以达到 180MHz，工作在低电压状态下， 3. 3V 时系统时钟可达 125MHz, 时可达 100MHz。 ⑵ 片内集成 10bit 高速 DAC 及高速迟滞比较器。 保证 模拟输出在 70MHz 的时候 SFDR43 DB。 ⑶ 326it 频率控制字， 5bit 相位控制字，提供串行并行两种配置方式。 ⑷ 比较器在输出为 20MHz 的时候抖动 80Ps。 ⑸ 工作在 180MHz 时钟频率下功耗为 555mW，在 状态西南科技大学本科毕业设计论文 12 下功耗仅为 4mW。 ⑹ D/A 转换器满刻度输出 2 ～ 20mA 可调。 ⑺ 封装为 28 脚 SSOP 封装。 图 31 功能模块图 应用：为数字通信提供快速的频率和相位正弦波合成时钟恢复与同步电路。 快速的数字控制模数转换编码发生器可以产生 CW、 AM、 FM、 FSK、 MSK 等信号。 AD9851 的基本结构 如图 32 所示为 AD9851 的管脚分配图。 图 32 AD9851 管脚分配图 图中各个管脚的定义如表 31。 西南科技大学本科毕业设计论文 13 表 31 AD9851 管脚定义表 管脚号 管脚名称 功能 41， 2825 D0D7 8bit 数据输入脚，是 32bit 频率控制字和 8bit 相位控制字的输入口，其中 D7 为最高位 D0 为最底位。 D7， 25 脚还作为串行配置时的串行数据输入口。 5 PGND 6 倍频地。 6 PVCC 6 倍频电源。 7 W_CLK 控制字装入信号，上升沿载入异步地并行或串行频率 /相位控制字进入 40bit 的输入寄存器。 8 FQ_UD 频率上传，上升沿将输入寄存器的 40bit 控制字传入 DDS核中，只有当输入寄存器中的值合法时 FQ_UD 才有效。 9 REFCLOCK 参考时钟输入。 CMOS/TTL 电平脉冲序列，可直接或通过 6倍频后加到 DDS 上作为系统时钟，系统时钟的上升沿初始化一切操作。 10， 19 AGND 模拟地。 模拟电路返回的地（ DAC 与比较器）。 11， 18 AVDD 为模拟电路提供正电 压（ DAC 与比较器）与能带隙电压参考，引脚 11。 12 SETR DAC 外接电阻引脚，用于设置 DAC 输出的满刻度电流SETR =13 VOUTN 负的电压输出。 比较器的互补 CMOS 逻辑电平输出。 14 VOUTP 正的电压输出。 比较器的电压输出。 15 VINN 负的电压输入。 比较器的反相比较电压输入。 16 NINP 正的电压输入。 比较器的正相比较电压输入。 17 DACBP DAC 旁路连接。 这是 DAC 电压参考旁路连接（通常为 NC），使 SFDR 性能最佳。 20 IOUTB DAC 互补输出 IOUTB =（ fullscale outputIOUT）。 21 IOUT DAC 的输出电压 IOUT = (fullscale outputIOUTB)。 22 RESET 主复位，高电平有效。 将设置相位累加器为 0，设置初相为 0，关闭 6 倍频，设置配置模式为并行模式，每次上电的时候在配置操作前必须要先复位。 西南科技大学本科毕业设计论文 14 管脚号 管脚名称 功能 23 DVDD 数字电源。 24 DGND 数字地。 AD9851 的工作原理 AD9851 使用直接数字频率合成 (DDS)技术，以数控振荡器 (NCO)的形式产生快速的频率和相位正弦波。 经过一个内部的高速 10b 的 D/A 转换器将数字正弦波转换成模拟的正弦波。 片上高速比较器提供将模拟正弦波经过低通滤波输入 TTL/CMOS比较输出方波。 DDS 技术是一个创新的电路体系结构，在完全数控下，允许快速精确的处理它的输出控制字。 在增加输出频率的选择， DDS 也能够非常高的分辨率。 在 180MHz 系统时钟下输出频率的精度可达。 180MHz 的时钟可以直接使用参考时钟或通过 6 倍频乘法器。 AD9851 的输出是频率可变相位连续的波形。 AD9851 的基本功能模块图与信号流程作为时钟信号发生器如图 33 所示。 DDS电路是基本数字的频率分割函数，分辨率的增加决定于系统时钟的频率，与 N(控制字的位数 )。 相位累加器是在每次收到一个时钟脉冲存储号码增加的可变系数计数器。 当计数器到达满量程“限制循环”，使相位累加器的输出相位连续。 使频率调谐字为计数器的系数，它有效的确定增量的大小 (△ Phase),在下一个时钟脉冲其值加到相位累加器。 加的增量越大，累加器限制循环越快，结果输出频率越高。 图 33 AD9851 基本信号流程图 AD9851 使用一个创新、专利“角旋转”运算法则，将 32 位相位累加器的 14位截短值算术地转换成 10 位量化幅度通过 DAC 输出。 这种独特的运算法则用一个多层简化的 ROM 查寻并且 DSP 执行这个函数。 这使得 AD9851 的尺寸小、功耗低。 PHASE ACCUMULATOR REFERENCE CLOCK AMP LITUDE/SINE CONV ALGORITHM D/A CONVERTER LP COMPARATOR CLOCK OUT TUNING WORD SPECIFIES OUTPUT FRQUENCY AS A FRACTION OF REF CLOCK FREQUENCY N 西南科技大学本科毕业设计论文 15 DA9851 的输出频率、系统时钟和调谐字的关系式： 322/)( kS y ste m C lo cP h a sef OUT  （ 31） Phase = 32 位频率调谐的十进制值。 kSystemCloc = 直接输入参考时钟或 6 倍频乘法器使能 6 倍频输入时钟（ MHz）。 OUTf 输出信号的频率。 DDS 核输出的数字正弦波通过内部高速 10 位 D/A 转换器转换为模拟的正弦波。 这个 DAC 已经使动态性能最佳和低干扰。 这使得 AD9851 有低的失真和抖动性能。 DAC 输出电流与 SETR 的关系式： SE TO UT RI / （ 32） O UTSE T IR / （ 33） AD9851 输出的是采样信号，所以它的频谱遵循尼奎斯特采样定理。 特别的，它的输出频谱包含基频和谐波分量。 采样频谱图如图 34 所示。 一般从直流到 1/2 系统时钟的带宽都可用。 在图 34，系统时钟 100MHz，输出频率固定在 20MHz。 可以看到谐波非常突出。 D/A 转换器输出经过 sin(x)/x 函数加权后，相关的频谱分量就会较大。 事实上，根据输出频率与系统时钟的关系，当输出频率为二分之一系统时钟时，第一个谐波分量等于基频幅度。 考虑到输出频率要有很宽的选择，系统时钟频率 应为 别的频率，为了避免不想要的输出畸变。 通常在 D/A 转换器输出与比较器输入之间接一个低通滤波器抑制产生的抖动、不调和的谐波和失真信号。 图 34 输出波形的频谱图 正弦信号发生器的系统框图 正弦信号发生器主要由 FPGA 控制器、 AD985键盘、显示器 (。