数字电子技术习题答案

数字电子技术习题答案内容摘要：

，则输入信号为（ A） （ A） J=K=0 （ B） J=1 , K=0 （ C） J=K=Q （ D） J=0 , K=1 12. 下列触发器中，没有约束条件的是（ B） （ A） SR 锁存器 （ B） 主从 JK 触发器 （ C） 钟控 RS 触发器 13. 某 JK 触发器工作时，输出状态始终保持为 1，则可能的原因有（ ACD ） （ A） 无时钟脉冲输入 （ B） J=K=1 （ C） J=K=0 （ D） J=1 , K=0 14. 归纳基本 RS 触发器、同步触发器、主从触发器和边沿触发器触发翻转的特点。 答： 20 （ 1）基本的 RS 触发器的动作特点是在输入信号 S 和 R 的全部作用时间内，都能直接改变输出端 Q 状态。 （ 2）同步 RS 触发器的动作特点是在 CP=1 的全部时间内， S 和 R 的变化都将引起触发器状态的相应改变。 （ 3）主从触发器的动作特点是触发器的翻转分两步动作：第一步，在 CP=1 的期间主触发器接收输入端的信号被置成相应的状态，从触发器不动。 第二步，在 CP 的下降沿到来时从触发器按照主触发器的状态翻转。 因为主触发器本身是一个同步 RS 触发器，所以在 CP=1的全部时间内输入信号都将对主触发器起控制作用。 （ 4）边沿触发器翻转特点是触发器的状态仅取决于 CP 信号的上升沿或下降沿到达时输入端的逻辑状态，而在这之前 或以后，输入信号的变化对触发器的状态没有影响。 15. 画出由与非门组成的 SR 锁存器输出端 、 的电压波形，输入端 RS 、 的电压波形如图中所示。 答案： 16. 画出图中由或非门组成的 SR 锁存器输出端 、 的电压波形，其中输出入端 S， R 的电 压波形如图中所示。 答案： 17. 由或非门组成的触发器和输入端信号如图所示，设触发器的初始状态为 1，画出输出端 Q 的波形。 答案： 21 18. 在下图电路中 ，若 CP、 S、 R 的 电压 波形如图中所示，试画出 Q 的波形，假定触发器的 初始状态为 Q=0。 答案： 19. 若主从结构 RS 触发器各输入端的电压波形如图中所 示 ，试画 出 、 端对应的电压波 形。 设触发器的初始状态为 Q=0。 答案： 22 20. 已知主从结构 JK 触发器输入端 J、 K 和 CP 的电压波形如图所示，试画出 、 端对应 的波形。 设触发器的初始状态为 Q = 0。 答案： 21. 图示电路中，已知 CP 和输入信号 T 的电压波形，试画出触发器输出 端 、 的电压波 形，设触发器的起始状态为 Q=0。 答案： 22. 已知上升沿 触发的 D 触发器输入端的波形如图所示，画出输出端 Q 的波形。 若为下降 沿触发，画出输出端 Q 的波形。 设初始状态为 Q=0。 答案： 23. 已知 D 触发器各输入端的波形如图所示，试画出 、 端的波形。 23 答案： 24. 如图所示为边沿 D 触发器构成的电路图，设触发器的初始状态 Q1Q0=00， 确定 Q0 及 Q1 在时钟脉 冲作用下的波形。 答案： 因为 0110 QDQD  所以 0*11*0  即两个 D 触发器的输入信号分别为另一个 D 触发器的输出信号，故在确定它们输出端波形时，应该分段交替画出其波形。 24 习题答案 第六章 时序逻辑电路 1. 时序逻辑电路是指 任一时刻得输出信号不仅取决于当时得输入信号，而且还取决于电路原来得状态。 时序逻辑电路具有 存储和记忆 功能，而组合逻辑电路没有这种功能。 2. 按照存储电路中触发器动作特点的不同，时序逻辑 电路可分为 同步 时序逻辑电路和 异步 时序逻辑电路，而按照输出信号特点的不同，又可将时序逻辑电路划分为 米利 型 和 穆尔 型两种。 3. 用 4 级触发器组成十进制计数器，其无效状态个数为 （ D ）。 A. 不能确定 B. 10 个 C. 8 个 D. 6 个 4. 某时序逻辑电路的波形如图所示，由此判定该电路是（ B ）。 A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 5. 寄存器是 用于 寄存一组二值代码的 ，移位寄存器除 了 具有寄存器的功能以外， 还具有移位功能，移位功能是指 在移位脉冲的作用下依次左移或右移。 6. 由 D 触发器组成的四位数码寄存器，清零后，输出端 Q3Q2Q1Q0=_0000_ ，若输入端 D3D2D1D0=1001，当 CP 有效沿出现时，输出端 Q3Q2Q1Q0=_1001_。 7. 试分析下图所示时序逻辑电路的逻辑功能。 解：属同步时序电路，时钟方程省去。 输出方程： 驱动方程： T 触发器的特性方程： 将各触发器的驱动方程代入特性方程，即得电路的状态 方程： 11 QXQXY    1001T QXTQTQ *   0000*0 1011*11 QTQ XQTQ 25 列状态 转换 表 画状态转换图和时序波形图 由状态图可以看出，当输入 X ＝ 0 时，在时钟脉冲 CP 的作用下，电路的 4 个状态按递增规律循环变化，即： 00→ 01→ 10→ 11→ 00→ … 当 X＝ 1 时，在时钟脉冲 CP 的作用下，电路的 4 个状态按递减规律循环变化，即： 00→ 11→ 10→ 01→ 00→ … 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个 2 位二进制同步可逆计数器。 8 . 写出下图电路的驱动方程、特性方程和输出方程。 26 解：驱动方程 状态方程 输出方程 9. 试分析下图所示时序逻辑电路的逻辑 功能。 解：该电路为异步时序逻辑电路。 具体分析如下： （ 1）写出各逻辑方程式 ①时钟方程： CP0=CP （时钟脉冲源的上升沿触发） CP1=Q0 （当 FF0 的 Q0 由 0→ 1 时， Q1 才可能改变状态） ②输出方程： ③各触发器的驱动方程： （ 2）将各触发器的驱动方程代入 D 触发器的特性方程，得各触发器的状态方程： 00*0 QDQ  （ CP 由 0→ 1 时此式有效） 11*1 QDQ  （ Q0 由 0→ 1 时此式有效） 11 32131212131KJQ K QJ KQJ321*3212121*213*1 3QY1010 Z 1100 QDQD  27 （ 3）列状态转换表 （ 4）画状态转换图和时序波形图 Z1QCPQ 0 （ 5）逻辑功能分析 由状态转换图可知：该电路一共有 4 个状态 00、 0 11，在时钟脉冲作用下，按照减 1 规律循环变化，所以是一个异步 4 进制减法计数器， Z 是借位信号。 1 0 . 输 入信号波形如图所示， 试画出电路对应的输出 Q Q1 的波形图。 11. 试分析下图所示时序逻辑电路的逻辑 功能。 28 解：属同步时序电路，时钟方程省去。 驱动方程： 将各触发器的驱动方程代入特性方程，即得电路的状态方程： 列状态 转 换 表 画 状态 转换图 由状态转换图可知：该电路属同步五进制计数器，不具备自启动功能。 1 2 . 已知计数器的输出端 Q Q Q 0 的输出波形如图所示，试画出对应的状态图，并分析 该计数器为几进制计数器。 23231212131 1 QKQJQ K QJ KQJ23232*3212121*213*1 29 由状态转换图可知：该电路属七进制计数器。 13. 分析图示时序电路的逻辑功能，假设电路初态为 000，如果在 CP 的前六个脉冲内， D端依次输入数据为 1， 0， 1， 0， 0， 1，则电路输出在此六个脉冲内是如何变化的。 解：属同步时序电路，时钟方程省去。 驱动方程： 将各触发器的驱动方程 代入特性方程，即得电路的状态方程： 列状态 转换 表 1212010100 QKQJQ K QJD KDJ12121*201010*100*0 DDDQ 30 该电路属三位右移移位寄存器。 14. 分析图示计数器电路，说明这是多少进制的计数器，并画出对应的状态转换图。 十进制 计数器 74160 的功能表与表 （教材 P282）相同。 这是一个七进制进制的计数器。 图示计数器电路分别为八进制计数器和七进制进制的计数器。 31 16. 试用两片 4 位二进制加法计数器 74161 采用并行进位方式构成 8 位二进制同步加法计数器。 模为 16 16=256。 17. 试用 74161 构成九进制计数器。 （可采用异步清零法或同步预置数法） 异步清零法 同步预置数法 18. 试用集成计数器 74160 和与非门组成 五 进制计数器 ，要求直接利用芯片的进位输出端作 为该计数器的进位输出。 19. 试用集成计数器 74191 和与非门组成余 3 码 十 进制计数器。 32 20. 试用集成计数器 74160 和与非门组成 48 进制计数器。 解：因为 N＝ 48，而 74160 为模 10 计数器，所以要用两片 74160 构成此计数器。 先将两芯片采用并行进位方式连接成 100 进制计数器，然后再用异步清零法组成了 48 进制计数器。 21. 某石英晶体振荡器输出脉冲信号的频率为 32768Hz，用 74161 组成分频器，将其分频为 频率为 1Hz 的脉冲信号。 解：因为 32768=215，经 15 级二分频，就可获得频率为 1Hz 的脉冲信号。 因此将四片 74161 级联，从高位片（ 4）的 Q2 输出即可。 33 22. 试用计数器 74161 和数据选择器 74151 设计一个 01100011 的 序列 信号 发生器。 解：由于序列长度 P=8，故将 74161 构成模 8 计数器，并选用数据选择器 74151 产生所 需序列，从而得电路如图所示。 23. 试用 JK 触发器 设计一个同步 五 进制加法计数器 ，要求电路能够自启动。 解：本题是同步计数器的设计，分析步骤如下： (1） 根据设计要求，设定状态，画出状态转换图。 该状态图不须化简。 （ 2） 状态分配，列状态转换编码表。 由题意要求 M=5，故应取触发器位数 n=3， 因为 22523 （ 1） 画出电路的次态卡诺图，经化简得到电路的状态方程。 34 （ 4） 选择触发器 用 JK 触发器 ， 则可列出有关 JK 触发器驱动方程和进位输出方程。 （ 5）画逻辑电路图 20200201*21010*10120202*0 01202001010120 1 KJQK QJ KJ2QY 35 （ 6）检查能否自。