基于at89s51的低频信号发生器的设计

基于at89s51的低频信号发生器的设计内容摘要：

工 UART 串行通道。 ⑸内部集成看门狗计时器，不再需要像 89C51 那样外接看门狗计时器单元电路。 ⑹双数据指示器。 ⑺电源关闭标识。 方案二： C8051F005 单片机是完全集成的混合信号系统级芯片，具有与 AT89S51 兼容的微控制器的内核，与 MCS51 指令集完全兼容。 除了具有标准 AT89S51 的数字外设部件之外，片内还集成了数据采集和控制系统中常用的模拟部件和其他数字外设及功能部件。 方案选择： 方案二中 C8051F005 芯片系统内部结构 复杂，不易控制，芯片成本高，对于本系统而言利用率低， AT89S51 芯片简单易控制，成本低，性能稳定 ,因此采用方案一。 系统框图 系统 的组成 低频信号发生器系统主要由 CPU、 D/A 转换电路、基准电压电路、电流 /电压转换电路、按键和波形指示电路、电源等电路组成。 其工作原理为当分别每按下按键一次就会分别出现阶梯 波、三角波、正弦波。 资源分配 软、硬件设计是设计中不可缺少的，为了满足 功能和指标的要求，资源分配如下 1．晶振采用 12MHZ； 2．内存分配 P2 口与 DAC0832的 DI0DI7 数据输入端相连。 P2 口用来控制 DAC0832 的输入寄存器选择信号 CS、输入寄存器写选通信号 WR1 及 DAC 寄存器写选通信 号 WR2 和数据传送信号XFER。 最小单片机系统设计 AT89S5 功能特性概述 AT89S51 是一个低功耗，高性能 CMOS 8 位单片机，片内含 4k Bytes ISP(Insystem programmable)的可反复擦写 1000 次的 Flash 只读程序存储器，器件采 用 ATMEL 公司的高密度、非易失性存储技术制造，兼容标准 MCS51 指令系统及 80C51 引脚结构，芯片内集成了通用 8 位中央处理器和 ISP Flash 存储单元，功能强大的微型计算机的 键盘 AT89S51 波形指示 电源 A/D 转换 基准电压 电流 /电压转换 输出 7 AT89S51 可为许多嵌入式控制应用系统提供高性价比的解决方案。 AT89S51 具有如下特点： 40个引脚， 4k Bytes Flash 片内程序存储器， 128 bytes的随机存取数据存储器（ RAM）， 32 个外部双向输入 /输出（ I/O）口， 5 个中断优先级2 层中断嵌套中断， 2 个 16 位可编程定时计数器 ,2 个全双工串行通信口，看门狗（ WDT）电路，片内时钟振荡器。 此外， AT89S51 设计和配置了振荡频率可为 0Hz 并可通过软件设置省电模式。 空闲模式下， CPU 暂停工作，而 RAM 定时计数器，串行口，外中断系统可继续工作，掉电模式冻结振荡器而保存 RAM的数据，停止芯片其它功能直至外中断激活或硬件复位。 同时该芯片还具有 PDIP、 TQFP 和 PLCC 等三种封装形式，以适应不同产品的需求。 AT89S51 具有如下特点： 40个引脚， 4k Bytes Flash 片内程序存储器， 128 bytes的随机存取数据存储器（ RAM）， 32 个外部双向输入 /输出（ I/O）口， 5 个中断优先级2 层中断嵌套中断， 2 个 16 位可编程定时计数器 ,2 个全双工串行通信口，看门狗（ WDT）电路，片内时钟振荡器。 此外， AT89S51 设计和配置了振荡频率可为 0Hz 并可通过软件设置省电模式。 空闲模式下， CPU 暂停工作，而 RAM 定时计数器，串行口，外中断系统可继续工作，掉电模式冻结振荡器而保存 RAM 的数据，停止芯片其它功能直至外中断激活或硬件复位。 同时该芯片还具有 PDIP、 TQFP 和 PLCC 等三种封装形式，以适应不同产品的需求。 AT89S51 的引脚图 实物图如图 32 所示 图 32 AT89S51 的引脚图 实物图 主要特性 ： 8031 CPU 与 MCS51 兼容 ⑴ 4K 字节可编程 FLASH 存储器 (寿命： 1000 写 /擦循环 ) ⑵ 全静态工作： 0Hz24KHz ⑶ 三级程序存储器保密锁定 ⑷ 128*8 位内部 RAM ⑸ 32 条可编程 I/O 线 ⑹ 两个 16 位定时器 /计数器 8 ⑺ 6 个中断源 ⑻ 可编程串行通道 ⑼ 低功耗的闲置和掉电模式 ⑽片内振荡器和时钟电路 管脚说明 ： VCC：供电电压。 GND：接地。 P0 口： P0 口为一个 8 位漏级开路双向 I/O 口，每脚可吸收 8TTL 门电流。 当 P1口的管脚第一次写 1 时，被定义为高阻输入。 P0 能够用于外部程序数据存储器，它可以被定义为数据 /地址的第八位。 在 FIASH 编程时， P0 口作为原码输入口，当 FIASH进行校验时， P0输出原码，此时 P0 外部必须被拉高。 P1 口： P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口， P1 口缓冲器能接收输出 4TTL 门电流。 P1 口管脚写入 1 后，被内部上拉为高，可用作输入， P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。 在 FLASH 编程和校验时， P1口作为第八位地址接收。 P2 口： P2 口为一个内部上拉电阻的 8 位双向 I/O 口， P2 口缓冲器可接收，输出4 个 TTL 门电流，当 P2口被写“ 1”时，其管脚被内部上拉电阻拉高，且作为输入。 并因此作为输入时， P2 口的管脚被外部拉低，将输出电流。 这是由于内部上拉的缘故。 P2口当用于外部程序存储器或 16 位地址外部数据存储器进行存取时， P2口输出地址的高八位。 在给出地址“ 1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时， P2 口 输出其特殊功能寄存器的内容。 P2 口在 FLASH 编程和校验时接收高八位地址信号和控制信号。 P3 口： P3口管脚是 8 个带内部上拉电阻的双向 I/O口，可接收输出 4 个 TTL 门电流。 当 P3 口写入“ 1”后，它们被内部上拉为高电平，并用作输入。 作为输入，由于外部下拉为低电平， P3 口将输出电流（ ILL）这是由于上拉的缘故。 表 31 端口引脚图 I/O 口作为输入口时有两种工作方式即所谓的读端口 与读引脚读端口时实际上并不从外部读入数据而是把端口锁存器的内容读入到内部总线经过某种运算或变换后再写回到端口锁存器只有读端口时才真正地把外部的数据读入到内部总线上面图中 9 的两个三角形表示的就是输入缓冲器 CPU将根据不同的指令分别发出读端口或读引脚信号以完成不同的操作这是由硬件自动完成的不需要我们操心 1然后再实行读引脚操作否则就可能读入出错为什么看上面的图如果不对端口置 1端口锁存器原来的状态有可能为 0Q端为 0Q^为 1加到场效应管栅极的信号为 1该场效应管就导通对地呈现低阻抗 ,此时即使引脚上输入的信号为 1 也会因端口 的低阻抗而使信号变低使得外加的 1信号读入后不一定是 1若先执行置 1 操作则可以使场效应管截止引脚信号直接加到三态缓冲器中实现正确的读入由于在输入操作时还必须附加一个准备动作所以这类 I/O口被称为准双向口 89C51的 P0/P1/P2/P3口作为输入时都是准双向口接下来让我们再看另一个问题从图中可以看出这四个端口还有一个差别除了 P1口外 P0P2P3口都还有其他的功能 RST：复位输入。 当振荡器复位器件时，要保持 RST 脚两个机器周期的高电平时间。 ALE/PROG：当访问外部存储器时，地址锁存允 许的输出电平用于锁存地址的地位字节。 在 FLASH 编程期间，此引脚用于输入编程脉冲。 在平时， ALE 端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的 1/6。 因此它可用作对外部输出的脉冲或用于定时目的。 然而要注意的是：每当用作外部数据存储器时，将跳过一个 ALE 脉冲。 如想禁止 ALE 的输出可在 SFR8EH 地址上置 0。 此时， ALE 只有在执行 MOVX， MOVC指令是 ALE 才起作用。 另外，该引脚被略微拉高。 如果微处理器在外部执行状态 ALE禁止，置位无效。 /PSEN：外部程序存储器的选通信号。 在由外部程序存储器 取指期间，每个机器周期两次 /PSEN 有效。 但在访问外部数据存储器时，这两次有效的 /PSEN 信号将不出现。 /EA/VPP：当 /EA 保持低电平时，则在此期间外部程序存储器（ 0000HFFFFH），不管是否有内部。