软考之网络工程师考点总结教材

软考之网络工程师考点总结教材内容摘要：

制存储器等。 为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。 名称简称用途特点 高速缓冲存储器 Cache 高速存取指令和数据 存取速度快，但存储容量小 主存储器 内存 存放计算机运行期间的大量程序和数据 存取速度较快，存储容量不大 外存储器 外存 存放系统程序和大型数据文件及数据库 存储容量大，位成本低 高速缓存是为了解决高速设备和低速设备相连，提高访问速度 【 考试要点 】 ： 高速缓存存在的意义，内存存储机制 【 参考文档 】 ：  I/O 部件 输入设备 向计算机输入数据和信息的设备。 是计算机与用户或其他设备通信的桥梁。 输出设备 （ Output Device）是人与计算机交互的一种部件，用于数据的输 出。 【 考试要点 】 ： 近几年没有出现过 【 参考文档 】 ：  原码、补码、反码 计算机储存有符号的整数时，是用该整数的补码进行储存的， 0 的原码、补码都是 0，正数 的原码、补码可以特殊理解为相同，负数的补码是它的反码加 1。 【 考试要点 】 ： 计算，例如给予一个数值算补码和反码 【 参 考 文 档 】 ：  历年考题及解析 ●在计算机中，最适合进行数字加减运算的数字编码是 （ 1） ，最适合表示浮点数阶码的数字编码是 （ 2） (1)A．原码 B．反码 C 补码 D．移码 (2)A．原码 B．反码 C 补码 D．移码 ● （ 1） 不属于计算机控制器中的部件。 （ 1） A．指令寄存器 IR B．程序计数器 PC C．算术逻辑单元 ALU D．程序状态字寄存器 PSW 试题解析： ALU 属于运算器，不属于控制器。 答案： C ● 在 CPU 与主存之间设置高速缓冲存储器 Cache，其目的是为了 （ 2）。 （ 2） A．扩大主存的存储容量 B．提高 CPU 对主存的访问效率 C．既扩大主存容量又提高存取速度 D．提高外存储器的速度 试题解析： Cache 是不具有扩大 主存容量功能的，更不可能提高外存的访问速度。 但 Cache 的访 问速度是在 CPU 和内存之间，可以提高 CPU 对内存的访问效率。 答案： B ● 计算机在进行浮点数的相加（减）运算之前先进行对阶操作，若 x 的阶码大于 y 的 阶码，则应将 （ 2）。 （ 2） A． x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移。 B． x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移。 C． y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移。 D． y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移。 试题解析： 为了减少误差（保持精度），要将阶码值小的数的尾数右移。 答案： D ● 在 CPU 中， （ 3） 可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提 供工作区。 （ 3） A．程序计数器 B．累加寄存器 C．程序状态寄存器 D．地址寄存器 试题解析： 为了保证程序 (在操作系统中理解为进程 )能够连续地执行下去， CPU 必须具有某些手段 来确定下一条指令的地址。 而程序计数器正是起到这种作用，所以通常又称为指令计数器。 在程序开始执行前，必须将它的起始地址，即程序的一条指令所 在的内存单元地址送入 PC， 因此程序计数器（ PC）的内容即是从内存提取的第一条指令的地址。 当执行指令时， CPU 全国计算机技术与软件专业技术资格（水平）考试历年试题 244 将自动修改 PC 的内容，即每执行一条指令 PC 增加一个量，这个量等于指令所含的字节数， 以便使其保持的总是将要执行的下一条指令的地址。 状态寄存器：用来标识协处理器中指令执行情况的，它相当于 CPU 中的标志位寄存器。 累加寄存器：主要用来保存操作数和运算结果等信息，从而节省读取操作数所需占用总 线和访问存储器的时间。 地址寄存器：可作为 存储器指针。 答案： B ● 关于在 I/O 设备与主机间交换数据的叙述， （ 4） 是错误的。 （ 4） A．中断方式下， CPU 需要执行程序来实现数据传送任务。 B．中断方式和 DMA 方式下， CPU 与 I/O 设备都可同步工作。 C．中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据。 D．若同时接到 DMA 请求和中断请求， CPU 优先响应 DMA 请求。 试题解析： 快速 I/O 设备处理的数据量比较大，更适合采用 DMA 方式传递数据。 答案： C ● Cache 用于存放主存数据的部分拷贝，主存 单元地址与 Cache 单元地址之间的转换 方式由 （ 5） 完成。 （ 5） A．硬件 B．软件 C．用户 D．程序员 试题解析： 当然是硬件啦。 答案： A ● （ 1） 是指按内容访问的存储器。 （ 1） A．虚拟存储器 B．相联存储器 C．高速缓存（ Cache） D．随机访问存储器 试题解析： 相联存储器（ associative memory）也称为按内容访问存储器（ content addressed memory），是一种不根据地址而是根据存储内容来进行存取的存储器。 参考答案： B ● 处理机主要由处理器、存储器 和总线组成。 总线包括 （ 2）。 （ 2） A．数据总线、地址总线、控制总线 B．并行总线、串行总线、逻辑总线 C．单工总线、双工总线、外部总线 D．逻辑总线、物理总线、内部总线 试题解析： 全国计算机技术与软件专业技术资格（水平）考试历年试题 276 常识。 参考答案： A ● 计算机中常采用原码、反码、补码和移码表示数据，其中， 177。 0 编码相同的是 （ 3）。 （ 3） A．原码和补码 B．反码和补码 C．补码和移码 D．原码和移码 试题解析： 常识。 参考答案： C 指令系统（指令、寻址方式、 CSIC、 RISC）  指令 告诉计算机从事某一特殊运算的代码 数据传送指令、算术运算指令、位运算指令、程序流 程控制指令、串操作指令、处理器控制指令。 指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成， 是从叏指令、分析指令到执行完所需的全部时间。 CPU从内存取出一条指令并执行这条指令的时间总和。 指令不同，所需的机器周期数也不同。 对于一些简单的的单字节指令，在取指令周期中，指令取出到指令寄存器后，立即译码执行，不再需要其它的机器周期。 对于一些比较复杂的指令，例如转移指令、乘法指令，则需要两个或者两个以上的机器 周期。 从指令的执行速度看，单字节和双字节指令一般为单机器周期和双机器周期，三字节指令都是双机器周期，只有乘、除指令占用 4个机器周期。 在编程时要注意选用具有同样功能而机器指令步骤的并行。 指令流水线：将指令流的处理过程划分为取指、译码、计算操作数地址、取操作数、执行指令、写操作数等几个并行处理的过程段。 这就是指令 6 级流水时序。 在这个流水线中，处理器有六个操作部件，同时对这六条指令进行加工，加快了程序的执行速度。 目前，几乎所有的高性能计算机都采用了指令流水线。 周期数少的指令。 例如： 一个指令分为三个步骤， 叏指 4T，分析 3T，执行 5T。 则指令周期为 5T【叏时间值最长的】，串行运行 100 条指令的时间是 100*(4+3+5)T=1200T，并行执行 100 条指令的时间是 99*5T+(4+3+5)T=507T [考试要点 ]： 指令周期运算时常考的重点 [参考文档 ]： 无  寻址方式 寻址方式就是寻找操作数或操作数地址的方式。 8086 提供了与操作数有关和与 I/O 端口地址有关的两类寻址方式。 与操作数有关的寻址方式有七种，分别是立即寻址， 寄存器寻址，直接寻址，寄存器间接寻址 ，寄存器相对寻址，基址加变址寻址，相对基址加变址寻址； 与 I/0端口有关的寻址方式有直接端口寻址和间接端口寻址方式。 [考试要点 ]： 前些年经常考，主要是寄存器寻址 [参考文档 ]： 无  CISC复杂指令集和 RISC精简指令集 RISC 具有简单高效的特色。 对不常用的功能，常通过组合指令来完成。 RISC 机器更适合于专用机；而 CISC 机器则更适合于通用机。 [考试要点 ]： 考察 CSIC 和 RISC 的差异 [参考文档 ]：  历年试题及分析 ● 某指令流水线由 5 段组成，第 5 段所需时间为 Δt，第 4 段所需时间分别为 3 Δt、 2Δt，那么连续输入 n 条指令时的吞吐率（单位时间内执行的指令个数） TP 为 （ 4）。 试题解析： TP=指令总数 247。 执行这些指令所需要的总时间。 执行这些指令所需要的总时间 =（ Δt+3Δt+Δt+2Δt+Δt） +3（ n1)Δt 参考答案： B ● 现有四级指令流水线，分别完成取指、取作的时间依次为数、运算、传送结果四步 操作。 若完成上述 操 9ns、 10ns、 6ns、 8ns。 则流水线的操作周期应设计为 （ 2） ns。 （ 2） A． 6 B． 8 C． 9 D． 10 试题解析： 取最大的那个微指令时间作为流水线操作周期。 答案： D ● 若每一条指令都可以分解为取指、分析和执行三步。 已知取指时间 t 取指 =4△ t，分析 时间 t 分析 =3△ t，执行时间 t 执行 =5△ t。 如果按串行方式执行完 100 条指令需要 （ 2） △t。 全国计算机技术与软件专业技术资格（水平）考试历年试题 174 如果按照流水方式执行，执行完 100 条指令需要 （ 3） △ t。 （ 2） A． 1190 B． 1195 C． 1200 D． 1205 （ 3） A． 504 B． 507 C． 508 D． 510 试题解析： 串行执行时，总执行时间 =100（ t 取指 + t 分析 + t 执行） =10012△ t=1200△ t。 流水执行的情况可以参看下图： 连续两条指令的执行时间差为 t 执行 = 5△ t， 因此 100 条指令的总执行时间 =（ t 取指 + t 分析 + t 执行） +99t 执行 = 507△ t。 答案：（ 2） C （ 3） B ● 若内存地址区间为 4000H~43FFH，每个存储单位可存储 16 位二进 制数，该内存区 域由 4 片存储器芯片构成，则构成该内存所用的存储器芯片的容量是 （ 4）。 （ 4） A． 51216bit B． 2568bit C． 25616bit D． 10248bit 试题解析： 总存储单位 =（ 43FFH 4000H + 1H） = 400H = 1024 （ H 代表 16 进制） 每个存储器芯片的容量为： 1024 16 / 4 = 4096。 由于每个存储单位可存储 16 位二进制数，所以可以采用 25616bit 或者 5128bit 的 芯片。 最好是前者，这样系统控制比较简单。 答案： C ● 下面的描述中， （ 3） 不是 RISC 设计应遵循的设计原则。 （ 3） A．指令条数应少一些 B．寻址方式尽可能少 C．采用变长指令，功能复杂的指令长度长而简单指令长度短 D．设计尽可能多的通用寄存器 试题解析： CISC 的特点是多采用变长指令，而 RISC 刚好相反。 答案： C ● 若内存按字节编址，用存储容量为 32K X 8 比特的存储器芯片构成地址编号 A0000H 至 DFFFFH 的内存空间，则至少需要 （ 1） 片。 （ 1） A． 4 B． 6 C． 8 D． 10 试题解析： DFFFFH－ A0000H=3FFFFH 218， 32K=215，则至少需要芯片为 218 /215=8。 答案： C ● 高速缓存 Cache 与主存间采用全相联的地址影像方式，高速缓存的容量为 4MB， 分为 4 块，每块 1MB，主存容量为 256MB，若主存读写时间为 30ns，高速缓存的读写时 间为 3ns，平均读写时间为 ，则该高速缓存的命中率为 （ 1） %。 若地址更换表如 下所示，则主存地址为 8888888H 时，高速缓存地址为 （ 2） H。 地址更换表 0 38H 1 88H 2 59H 3 67H （ 1） A． 90 B． 95 C． 97 D． 99 （ 2） A． 488888 B． 388888 C． 288888 D． 188888 试题解析： 设该高速缓存的命中率为 x，则 3x＋ 30（ 1－ x） =，解得 x=99%。 主存容量为 256MB，每块 1MB，则主存可以分为 256/1=256=28 块，即块号为 8 位， 则主存地址的高 8 位是 88H，对应地址更换表，高速缓存地址为 188888H。